JP3442009B2 - 高耐圧ｍｏｓトランジスタの構造 - Google Patents

高耐圧ｍｏｓトランジスタの構造

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タの技術分野の中でも、特に耐圧の高いＭＯＳトランジ
スタの構造に関する。
【０００２】
【従来の技術】高耐圧ＭＯＳトランジスタの中でも、ゲ
ート電極の端部又はゲート電極とドレイン拡散層及びソ
ース拡散層との間に厚いフィールド酸化膜（以下、ＬＯ
ＣＯＳと表示する）を持つＬＯＣＯＳオフセット型と呼
ばれる構造は、主に液晶ドライバー駆動用素子のように
ゲート、ドレイン及びソースの全てが高耐圧であること
が必要とされる高耐圧ＭＯＳトランジスタに使用されて
いる。
【０００３】ここで、ＬＯＣＯＳオフセット型構造中の
オフセット及びウエルオフセットについて説明する。オ
フセットとは、ゲート電極端部のＬＯＣＯＳ直下に存在
する不純物濃度の薄い拡散層のことであり、主にドレイ
ン拡散層とゲート下部間の電界集中を緩和する目的で形
成され、ドレイン拡散層及びソース拡散層と同じ極性で
あって、ドレイン拡散層及びソース拡散層よりも薄い不
純物濃度に設定されている。同様にウエルオフセットと
は、ドレイン拡散層及びソース拡散層直下に存在する不
純物濃度が薄くて深さの深い拡散層のことであり、主に
ドレイン拡散層とドレイン下部にある逆極性のウエルや
基板との電界集中を緩和する目的のために形成され、ド
レイン拡散層、ソース拡散層、オフセットと同じ極性で
あって、オフセットよりも薄い不純物濃度に設定されて
いる。つまり、同極性での不純物濃度の関係は、ドレイ
ン拡散層及びソース拡散層＞オフセット＞ウエルオフセ
ットである。
【０００４】以下、従来のＬＯＣＯＳオフセット型の高
耐圧ＭＯＳトランジスタ構造について、図１１及び図１
２を用いて説明する。図１１は従来の高耐圧ＭＯＳトラ
ンジスタの断面図、図１２は従来の高耐圧ＭＯＳトラン
ジスタの平面図である。図１１及び図１２に示すよう
に、一般に高耐圧トランジスタは低圧トランジスタと同
一チップ上に共存している。本明細書では高耐圧トラン
ジスタ部ａがＮ−ｃｈ、低圧トランジスタ部ｂがＰ−ｃ
ｈの場合を例に挙げている。
【０００５】先ず、高耐圧トランジスタ部ａの構造につ
いて説明する。Ｐ型基板１中に、高耐圧Ｎ−ｃｈトラン
ジスタ用のウエル拡散層であるＰ型ウエル２があり、こ
のＰ型ウエル２上部にゲート酸化膜７を介してゲート電
極８がある。ゲート電極８の端部又はゲート電極８とド
レイン拡散層９ｄ及びソース拡散層９ｓとの間にＬＯＣ
ＯＳ６があり、ゲート電極８とドレイン拡散層９ｄ又は
ソース拡散層９ｓとを表面上で分離している。前述ゲー
ト電極８端部のＬＯＣＯＳ６の直下に、ドレイン側オフ
セット４ｄ及びソース側オフセット４ｓがある。ドレイ
ン拡散層９ｄ及びソース拡散層９ｄの下方にドレイン側
ウエルオフセット3ｄ及びソース側ウエルオフセット３
ｓがある。一般に、ソース側は電界集中が発生するよう
な仕様はされないので、オフセットやウエルオフセット
は必ずしも必要でない。しかし、素子はドレイン側、ソ
ース側の固定を避けるために、結果としてソース側はド
レイン側と同サイズ、同濃度にて左右対称に形成されて
いる。つまり、ドレイン側オフセット４ｄの寸法をＬ
ｄ、ソース側オフセット４ｓの寸法をＬｓとすると、Ｌ
ｄ＝Ｌｓの関係になっている。また、オフセットとウエ
ルオフセットの位置関係は、ドレイン側オフセット４ｄ
とドレイン側ウエルオフセット３ｄとの重なり寸法をＯ
ｄ、ソース側オフセット４ｓとソース側ウエルオフセッ
ト３ｓとの重なり寸法をＯｓとすると、Ｏｄ＝Ｏｓの関
係になっている。以上で形成されたゲート、ドレイン及
びソース部は、Ｎ型分離拡散層４、Ｐ型分離拡散層５、
ＬＯＣＯＳ６により、Ｐ型ウエル拡散層２の電位を取る
ための拡散層であるチャンネルストッパー１０と分離さ
れている。
【０００６】次に、低圧トランジスタ部ｂの構造につい
て説明する。前記Ｐ型ウエル２中に、低圧Ｐ−ｃｈトラ
ンジスタのウエル拡散層である、Ｎ型ウエル３がある。
このＮ型ウエル３の上部にゲート酸化膜７を介してゲー
ト電極８があり、その両側にドレイン拡散層１１ｄ及び
ソース拡散層１１ｓがある。以上で形成されたゲート、
ドレイン、ソース部は、Ｎ型分離拡散層４、Ｐ型分離拡
散層５、ＬＯＣＯＳ６によって、Ｎ型ウエル拡散層３の
電位を取るための拡散層であるチャンネルストッパー１
２と分離されている。
【０００７】従来のＬＯＣＯＳオフセット型の高耐圧Ｍ
ＯＳトランジスタの製造方法について、図１３を参照し
ながら説明する。
【０００８】図１３（ａ）に示すように、Ｐ型基板１の
表面にＰ型ウエル２をフォトレジスト工程、イオン注入
工程、熱処理工程により形成する。更に、図１３（ｂ）
に示すように、前記Ｐ型ウエル２の表面に、Ｎ型ウエル
３とドレイン側ウエルオフセット３ｄとソース側ウエル
オフセット３ｓとを、フォトレジスト工程、イオン注入
工程、熱処理工程により形成する。更に、図１３（ｃ）
に示すように、前記Ｐ型ウエル２の上方に、Ｎ型分離拡
散層４と、ドレイン側オフセット４ｄと、ソース側オフ
セット４ｓと、Ｐ型分離拡散層５とをフォトレジスト工
程、イオン注入工程により形成した後、それ等を被うよ
うにＬＯＣＯＳ６を形成する。更に、図１３（ｄ）に示
すように、ゲート酸化膜７、ゲート電極８を形成した
後、ドレイン拡散層９ｄとソース拡散層９ｓ、チャンネ
ルストッパー１０、ドレイン拡散層１１ｄとソース拡散
層１１ｓ、チャンネルストッパー１２をフォトレジスト
工程、イオン注入工程、熱処理工程により形成する。以
上の製造方法により、同一チップ上に高耐圧ＭＯＳトラ
ンジスタと低圧ＭＯＳトランジスタが形成される。
【０００９】従来のＬＯＣＯＳオフセット型の高耐圧Ｍ
ＯＳトランジスタの動作について説明する。前述の高耐
圧ＭＯＳトランジスタがオンするとき、つまりゲート電
極8とドレイン拡散層９ｄに高電圧が印加されると、ド
レイン拡散層９ｄだけでなく、同極性の濃度の薄い拡散
層であるドレイン側ウエルオフセット３ｄ、ドレイン側
オフセット４ｄも空乏化される分、ドレイン拡散層９ｄ
への電界集中を緩和し、高耐圧化を実現できる構造にな
っている。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
構成では、基板電位ＶＷがソース電位ＶＳよりも高くな
り易い、つまり、ＶＷ−（シリコンの順方向接合耐圧）
＞ＶＳの関係になり易いために、サステイン破壊と呼ば
れるトランジスタ破壊に至る耐圧（以下、サステイン耐
圧と表現する）が低いという技術的課題を有していた。
【００１１】従来のＬＯＣＯＳオフセット型の高耐圧Ｍ
ＯＳトランジスタのサステイン破壊のメカニズムについ
て、図面を参照しながら説明する。本明細書図ではＮ−
ｃｈトランジスタの場合を例に挙げている。図１４は従
来の高耐圧ＭＯＳトランジスタの動作説明図、図１４
（ａ）は動作時の断面図、図１４（ｂ）はドレイン電圧
と電流の関係を示すグラフである。
【００１２】図１４（ａ）に示すように、高耐圧ＭＯＳ
トランジスタにおいて、動作時に電圧印加される位置は
電極部Ｇ、Ｄ２、Ｓ２、Ｗ２であるが、実際にトランジ
スタのゲート、ドレイン、ソース、ウエルとして動作し
ている位置はゲート電極８直下の部位Ｇ、Ｄ１、Ｓ１、
Ｗ１であるので、サステイン破壊メカニズムに関して
は、主にこの位置に着目して説明する。電極部Ｄ２、Ｓ
２、Ｗ２と実際にトランジスタのドレイン、ソース、ウ
エルとして動作している位置Ｄ１、Ｓ１、Ｗ１とは、電
界集中を緩和するために、各々、ドレイン側オフセット
４ｄの抵抗ＲＤ、ソース側オフセット４ｓの抵抗ＲＳ、
Ｐ型ウエル２の抵抗ＲＷなどの抵抗成分を介した構造に
なっている。
【００１３】前述の高耐圧ＭＯＳトランジスタがオンす
るとき、つまりゲート電極８とドレイン拡散層９ｄとに
正電圧が印加されると、ドレイン拡散層９ｄだけでな
く、同極性の濃度の薄い拡散層であるドレイン側ウエル
オフセット３ｄ、ドレイン側オフセット４ｄも空乏化さ
れる。更に、電圧印加が大きくなり、これ等の領域が充
分に空乏化されると、キャリアの電子がソース側からド
レイン側へ向かって移動し、ドレイン電流（以下、ＩＤ
１と示す）が流れ始める。このドレイン電流ＩＤ１は、
ソース側へ流れるソース電流（以下、ＩＳ１と表現す
る）と、ウエル及び基板方向へ流れる基板電流（以下、
ＩＷ１と表現する）とに分かれる。つまり、ＩＤ１＝Ｉ
Ｓ１＋ＩＷ１の関係になっている。一般に、基板電流は
Ｉｓｕｂと表現されるが、本明細書ではＩＷ１と表現す
る。ドレイン電圧ＶＤ１と電流ＩＤ１の関係は図１４
（ｂ）に示される通りである。ドレイン電圧ＶＤ１が低
いときはほぼＩＤ１＝ＩＳ１であり、基板電流ＩＷ１は
ほとんど流れない。
【００１４】しかし、ドレイン電圧ＶＤ１が高電圧にな
ると、ドレイン近傍の電子がドレイン電圧ＶＤ１の電界
強度により高速化し、高速化した電子がシリコンの格子
と衝突して電子−ホールの対を発生させ、この発生した
ホールがウエル及び基板方向に流れる現象が起きる。こ
の流れる基板電流ＩＷ１とＰ型ウェル２の抵抗ＲＷとに
より、基板電圧ＶＷ１の変動が生じる。つまり、基板電
流ＩＷ１が流れたために、ウエル側に、ＲＷ・ＩＷ１＝
ＶＷ１分の電位が発生し、ソース電位ＶＳ２の位置が０
Ｖで固定されているために、基板電圧ＶＷ１が浮く状態
になる。この基板電圧ＶＷ１の変動により、ＶＷ１−
（シリコンの順方向接合耐圧）＞ＶＳ１の状態になり、
基板とソース間のＰＮ接合が順方向にバイアスされる。
つまり、このとき、部位Ｓ１、Ｗ１、Ｄ１の各点が、ソ
ース、ウエル、ドレインのＭＯＳトランジスタとしてで
はなく、エミッタ、ベース、コレクタの寄生バイポーラ
トランジスタとして働き、これがオンするので、急激に
電流が流れ始める。このように、ドレイン電圧ＶＤ１が
大きくなるに従って基板電流ＩＷ１が急激に大きくな
り、結果としてＩＤ１はＶＤ１＝ｘ（Ｖ）の時点でトラ
ンジスタ破壊に至る電流に達し、サステイン破壊が発生
する。このＶＤ１＝ｘ（Ｖ）の電圧値が従来の高耐圧Ｍ
ＯＳトランジスタのサステイン耐圧である。
【００１５】本発明は、前記課題を解決するものであ
り、その目的は、ＭＯＳトランジスタ特性を維持しなが
ら、サステイン耐圧を向上することができる高耐圧ＭＯ
Ｓトランジスタの構造を提供することにある。
【００１６】
【課題を解決するための手段】前記の課題を解決するた
めに、本発明の高耐圧ＭＯＳトランジスタの構造は、ソ
ース側の抵抗値ＲＳ１を適正化することにより、ＶＷ１
−（シリコンの順方向接合耐圧）＞ＶＳ１になり難い構
成を有している。これにより、サステイン耐圧の高いＭ
ＯＳトランジスタ構造が得られる。
【００１７】サステイン破壊を起こさないようにするた
めには、ＶＷ１−（シリコンの順方向接合耐圧）≦ＶＳ
１の状態を保つようにすれば良い。つまり、ＶＷ１＝Ｒ
Ｗ・ＩＷ１、ＶＳ１＝ＲＳ・ＩＳ１であるから、この中
のパラメーターを意図的に変更して、ＶＷ１−（シリコ
ンの順方向接合耐圧）≦ＶＳ１の状態を保つようにすれ
ば良い。先ず、ソース電流ＩＳ１及び基板電流ＩＷ１は
ドレイン電圧ＶＤ１によりほぼ決定されるので、意図的
に変更できない。また、Ｐ型ウェル２の抵抗ＲＷは目標
とするＭＯＳトランジスタ特性からの制限で決められる
ものであり、サステイン耐圧向上のためだけの理由で故
意に変更できない。ソース側の抵抗ＲＳは一般にドレイ
ン側の抵抗ＲＤと等しくなるように、同じサイズ、同じ
濃度で設定されているが、これは左右対称の方が設計上
簡易だからであり、一般的には、トランジスタ特性上は
必ずしも同じである必要はない。ドレイン側の抵抗ＲＤ
に相当するオフセット層は、ドレイン電圧ＶＤ１を印加
したときに空乏化することにより、電界緩和することを
目的として使われ、ドレイン側の抵抗ＲＤの抵抗値は、
ドレイン電圧、トランジスタ速度、オン抵抗特性などか
ら制限されている。一方、ソース側の抵抗ＲＳはソース
電位ＶＳ２が０Ｖに設定して使われ、ドレイン側の抵抗
ＲＤのように高電界をかけては使用されないので、制限
が少なく設定変更が可能である。
【００１８】以上の理由により、意図的に変更可能であ
る抵抗は、ソース側の抵抗値ＲＳのみであることが判
る。このソース側の抵抗値ＲＳをドレイン側の抵抗ＲＤ
に関係なく適正に設定することにより、ソース電圧ＶＳ
１が大きくなり、結果として、ＶＷ１−（シリコンの順
方向接合耐圧）≦ＶＳ１が可能になり、サステイン破壊
を起こし難くすることが可能になる。
【００１９】従来の高耐圧ＭＯＳトランジスタは、その
トランジスタ特性からドレイン側の抵抗ＲＤは適正化さ
れていたが、ソース側の抵抗値ＲＳについては工程簡略
化、回路仕様上の簡略化を理由として、ドレイン側と左
右対象に形成され、その抵抗値については充分に適正化
されていなかった。本発明は、このソース側の抵抗値Ｒ
Ｓに着目し、この抵抗値を適正化することにより、ＭＯ
Ｓトランジスタ特性を維持しつつ、サステイン耐圧向上
を簡単に実現させる高耐圧ＭＯＳトランジスタの構造を
提供するものである。
【００２０】本発明では、ＭＯＳトランジスタのドレイ
ン領域とソース領域とが非対称な構造になる可能性もあ
るが、問題はない。一般に、５Ｖ駆動などの低圧系のＭ
ＯＳトランジスタはドレインとソースとが左右対称に形
成されているが、これは、ドレインとソースを固定しな
いほうが回路仕様上有利なためである。しかしながら、
高耐圧トランジスタは回路設計上ドレインとソースとを
固定しても影響はないため、ドレイン側とソース側で異
なる抵抗値を有し、左右非対称の構造を持つことも可能
である。
【００２１】サステイン耐圧を向上させる手段として、
ソース側に外付けで抵抗を入れる方法は従来より使われ
ている。本発明は、外付けで抵抗を入れる必要が無く、
ドレイン領域及びソース領域にＬＯＣＯＳオフセット構
造を持つＭＯＳトランジスタのオフセット領域の抵抗を
積極的に利用することにより、外付け抵抗の場合と同様
の効果を得るものである。
【００２２】即ち、請求項１記載の発明の高耐圧ＭＯＳ
トランジスタの構造は、Ｐ型ウエルの上部にゲート酸化
膜を介して形成されたゲート電極と、前記ゲート電極の
端部各々の直下の前記Ｐ型ウエルから前記ゲート電極の
外方へ延在して形成されたＮ型ドレイン側オフセット拡
散層及びＮ型ソース側オフセット拡散層と、前記Ｎ型ド
レイン側オフセット拡散層に隣接するＮ型ドレイン拡散
層及び前記Ｎ型ソース側オフセット拡散層に隣接するＮ
型ソース拡散層とを有し、前記ゲート電極と前記Ｎ型ド
レイン拡散層とに電圧が印加されたとき、下記式 ＶＷ１−（シリコンの順方向接合耐圧）≦ＶＳ１ （但し、ＶＷ１は、前記Ｐ型ウエルの抵抗と、前記Ｎ型
ドレイン側オフセット拡散層から前記Ｐ型ウエルへの方
向に流れる基板電流とにより決定される、前記ゲート電
極直下の前記Ｐ型ウエルの部位での基板電位、ＶＳ１
は、前記Ｎ型ソース側オフセット拡散層の抵抗と、前記
Ｎ型ソース側オフセット拡散層側へ流れるソース電流と
によって決定される、前記ゲート電極直下にある前記Ｎ
型ソース側オフセット拡散層の接合部位でのソース電位
である。）を満たすように、前記Ｎ型ソース側オフセッ
ト拡散層の水平方向の長さを、前記Ｎ型ドレイン側オフ
セット拡散層の水平方向の長さよりも長くすることによ
り、高いサステイン耐圧を持つように設定されているこ
とを特徴とする。
【００２３】請求項２記載の発明の高耐圧ＭＯＳトラン
ジスタの構造は、Ｐ型ウエルの上部にゲート酸化膜を介
して形成されたゲート電極と、前記ゲート電極の端部各
々の 直下の前記Ｐ型ウエルから前記ゲート電極の外方へ
延在して形成されたＮ型ドレイン側オフセット拡散層及
びＮ型ソース側オフセット拡散層と、前記Ｎ型ドレイン
側オフセット拡散層に隣接するＮ型ドレイン拡散層及び
前記Ｎ型ソース側オフセット拡散層に隣接するＮ型ソー
ス拡散層とを有し、前記ゲート電極と前記Ｎ型ドレイン
拡散層とに電圧が印加されたとき、下記式 ＶＷ１−（シリコンの順方向接合耐圧）≦ＶＳ１ （但し、ＶＷ１は、前記Ｐ型ウエルの抵抗と、前記Ｎ型
ドレイン側オフセット拡散層から前記Ｐ型ウエルへの方
向に流れる基板電流とにより決定される、前記ゲート電
極直下の前記Ｐ型ウエルの部位での基板電位、ＶＳ１
は、前記Ｎ型ソース側オフセット拡散層の抵抗と、前記
Ｎ型ソース側オフセット拡散層側へ流れるソース電流と
によって決定される、前記ゲート電極直下にある前記Ｎ
型ソース側オフセット拡散層の接合部位でのソース電位
である。）を満たすように、前記Ｎ型ソース側オフセッ
ト拡散層の不純物濃度を、前記Ｎ型ドレイン側オフセッ
ト拡散層の不純物濃度よりも薄くすることにより、高い
サステイン耐圧を持つように設定されていることを特徴
とする。
【００２４】請求項３記載の発明の高耐圧ＭＯＳトラン
ジスタの構造は、Ｐ型ウエルの上部にゲート酸化膜を介
して形成されたゲート電極と、前記ゲート電極の端部各
々の直下の前記Ｐ型ウエルから前記ゲート電極の外方へ
延在して形成されたＮ型ドレイン側オフセット拡散層及
びＮ型ソース側オフセット拡散層と、前記Ｎ型ドレイン
側オフセット拡散層に隣接するＮ型ドレイン拡散層及び
前記Ｎ型ソース側オフセット拡散層に隣接するＮ型ソー
ス拡散層と、前記Ｎ型ドレイン拡散層の下方に位置する
Ｎ型ドレイン側ウエルオフセット、及び前記Ｎ型ソース
拡散層の下方に位置するＮ型ソース側ウエルオフセット
とを有し、前記ゲート電極と前記Ｎ型ドレイン拡散層と
に電圧が印加されたとき、下記式 ＶＷ１−（シリコンの順方向接合耐圧）≦ＶＳ１ （但し、ＶＷ１は、前記Ｐ型ウエルの抵抗と、前記Ｎ型
ドレイン側オフセット拡散層から前記Ｐ型ウエルへの方
向に流れる基板電流とにより決定される、前記ゲート電
極直下の前記Ｐ型ウエルの部位での基板電位、ＶＳ１
は、前記Ｎ型ソー ス側オフセット拡散層の抵抗と、前記
Ｎ型ソース側オフセット拡散層側へ流れるソース電流と
によって決定される、前記ゲート電極直下にある前記Ｎ
型ソース側オフセット拡散層の接合部位でのソース電位
である。）を満たすように、前記Ｎ型ソース側オフセッ
ト拡散層と前記Ｎ型ソース側ウエルオフセットとの水平
方向の重なり寸法を、前記Ｎ型ドレイン側オフセット拡
散層と前記Ｎ型ドレイン側ウエルオフセットとの重なり
寸法よりも小さくすることにより、高いサステイン耐圧
を持つように設定されていることを特徴とする。
【００２５】請求項４記載の発明は、前記請求項１、２
又は３記載の高耐圧ＭＯＳトランジスタの構造におい
て、前記Ｎ型ソース側オフセット拡散層の抵抗値は、前
記Ｎ型ドレイン側オフセット拡散層の抵抗値よりも大き
いことを特徴とする。
【００２６】以上により、請求項１ないし請求項４記載
の発明の高耐圧ＭＯＳトランジスタの構造では、Ｎ型ソ
ース側オフセット拡散層の長さや、不純物濃度、又はＮ
型ソース側ウエルオフセット拡散層との水平方向の重な
り寸法を適宜設定して、Ｎ型ソース側オフセット拡散層
の抵抗値を大きくしたので、基板電圧ＶＷからシリコン
の順方向接合耐圧を減算した電圧値がソース電圧ＶＳよ
りも大きくなり難くなって、ＭＯＳトランジスタの特性
が良好に維持されながら、サステイン耐圧が高くなる。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。
【００２８】（第１の実施の形態） 図１及び図２は本発明の第１の実施の形態のＬＯＣＯＳ
オフセット型の高耐圧ＭＯＳトランジスタ構造を示す。
図１は高耐圧ＭＯＳトランジスタの断面図、図２は高耐
圧ＭＯＳトランジスタの平面図を示す。
【００２９】図１及び図２に示すように、高耐圧トラン
ジスタと低圧トランジスタは同一チップ上に共存してい
る。本実施の形態では高耐圧トランジスタ部ＡがＮ−ｃ
ｈ、低圧トランジスタ部ＢがＰ−ｃｈの場合を例として
いる。
【００３０】先ず、高耐圧トランジスタ部Ａの構造につ
いて、図１及び図２を用いて説明する。Ｐ型基板１中
に、高耐圧Ｎ−ｃｈトランジスタ用のウエル拡散層であ
るＰ型ウエル２があり、このＰ型ウエル２上部にゲート
酸化膜７を介してゲート電極８がある。ゲート電極８の
端部又はゲート電極８とＮ型ドレイン拡散層９ｄ及びＮ
型ソース拡散層９ｓとの間にＬＯＣＯＳ６があり、ゲー
ト電極８とドレイン拡散層９ｄ又はソース拡散層９ｓと
を表面上で分離している。前述ゲート電極８端部各々の
ＬＯＣＯＳ６の直下に、ドレイン側オフセット（Ｎ型ド
レイン側オフセット拡散層）４ｄ、ソース側オフセット
（Ｎ型ソース側オフセット拡散層）４ｓがある。前記ド
レイン側オフセット４ｄ及びソース側オフセット４ｓ
は、同図から判るように、前記ＬＯＣＯＳ６各々の直下
のＰ型ウエル２からゲート電極８の水平方向外方へ延在
されて形成されている。前記ドレイン側オフセット４ｄ
に隣接するＮ型ドレイン拡散層９ｄ及び前記ソース側オ
フセット４ｓに隣接するＮ型ソース拡散層９ｓの下方
に、ドレイン側ウエルオフセット3ｄ及びソース側ウエ
ルオフセット３ｓがある。
【００３１】図１及び図２に示すように、Ｎ型のドレイ
ン側及びソース側オフセット拡散層４ｄ、４ｓの濃度及
び深さは、ソース側とドレイン側では同じであるが、そ
れ等のドレイン側オフセット４ｄとソース側オフセット
４ｓとが並ぶ水平方向のサイズ（長さ）は、ソース側４
ｓがドレイン側４ｄに比べて長く設定された構造になっ
ている。つまり、ドレイン側オフセット４ｄの寸法をＬ
ｄ、ソース側オフセット４ｓの寸法をＬｓとすると、Ｌ
ｄ＜Ｌｓの関係になっている。
【００３２】また、オフセットとウエルオフセットの位
置関係は、従来の構造と同じであって、ドレイン側オフ
セット４ｄとドレイン側ウエルオフセット３ｄとの重な
り寸法をＯｄ、ソース側オフセット４ｓとソース側ウエ
ルオフセット３ｓとの重なり寸法をＯｓとすると、Ｏｄ
＝Ｏｓの関係になっている。
【００３３】以上により形成されたゲート、ドレイン、
ソース部は、Ｎ型分離拡散層４、Ｐ型分離拡散層５、Ｌ
ＯＣＯＳ６によって、Ｐ型ウエル拡散層２の電位を取る
ための拡散層であるチャンネルストッパー１０と分離さ
れている。
【００３４】次に、低圧トランジスタ部Ｂの構造につい
て図１及び図２を用いて説明する。前記Ｐ型ウエル２中
に、低圧Ｐ−ｃｈトランジスタのウエル拡散層であるＮ
型ウエル３がある。このＮ型ウエル３の上部にゲート酸
化膜７を介してゲート電極８があり、その両側にドレイ
ン拡散層１１ｄ及びソース拡散層１１ｓがある。以上で
形成されたゲート、ドレイン、ソース部は、Ｎ型分離拡
散層４、Ｐ型分離拡散層５、ＬＯＣＯＳ６によって、Ｎ
型ウエル拡散層３の電位を取るための拡散層であるチャ
ンネルストッパー１２と分離されている。
【００３５】次に、本実施の形態のＬＯＣＯＳオフセッ
ト型の高耐圧ＭＯＳトランジスタの製造方法について、
図３を参照しながら説明する。
【００３６】図３（ａ）に示すように、Ｐ型基板１の表
面にＰ型ウエル２をフォトレジスト工程、イオン注入工
程、熱処理工程により形成する。本実施の形態において
は、比抵抗１０Ω・ｃｍ〜５０Ω・ｃｍのＰ型基板１の
表面に、高耐圧部ウエル形成用レジストパターンを用い
てボロンなどのＰ型イオン種を注入し、熱処理工程によ
り、例えば不純物濃度が２．０Ｅ１５ｃｍ-3、拡散深さ
約１５μｍのＰ型ウエル２を形成した。
【００３７】更に、図３（ｂ）に示すように、前記Ｐ型
ウエル２の表面に、Ｎ型ウエル３とドレイン側ウエルオ
フセット３ｄとソース側ウエルオフセット３ｓとを、フ
ォトレジスト工程、イオン注入工程、熱処理工程により
形成する。本実施の形態においては、低圧部ウエル形成
用レジストパターンを用いて燐などのＮ型イオン種を注
入し、熱処理工程により、例えば不純物濃度が１．０Ｅ
１６ｃｍ-3、拡散深さ５μｍのＮ型ウエル３、ドレイン
側ウエルオフセット３ｄ、ソース側ウエルオフセット３
ｓを形成した。
【００３８】続いて、図３（ｃ）に示すように、前記Ｐ
型ウエル２の上方に、Ｎ型分離拡散層４とドレイン側オ
フセット４ｄとソース側オフセット４ｓとを、フォトレ
ジスト工程、イオン注入工程により形成する。このとき
使用するレジストパターンはＬｓを大に、つまりＬｄ＜
Ｌｓに設計されている。本実施の形態では、ＬｄとＬｓ
のサイズを、例えば従来はＬｄ＝Ｌｓ＝６．０μｍであ
ったのに対し、Ｌｄ＝６．０μｍのままにし、Ｌｓ＝
９．０μｍに変更して設計したレジストパターンを用い
て、燐などのＮ型イオン種を注入した。その後、Ｐ型分
離拡散層５をフォトレジスト工程、イオン注入工程によ
り形成し、それ等を被うようにＬＯＣＯＳ６を形成す
る。本実施の形態では、レジストパターンを用いて、ボ
ロンなどのＰ型イオン種を注入し、ＬＯＣＯＳ成長の熱
処理を施した。その結果、例えば不純物濃度が２．０Ｅ
１６ｃｍ-3、拡散層深さ２μｍのＮ型分離拡散層４、ド
レイン側オフセット４ｄ、ソース側オフセット４ｓ、Ｐ
型分離拡散層５を各々形成した。前記Ｌｄ＜Ｌｓに設計
したレジストパターンを使用した結果、従来通りの工程
でオフセットの濃度及び深さは変更せずに、サイズのみ
Ｌｄ＜Ｌｓと変更した構造を形成することができた。
【００３９】更に、図３（ｄ）に示すように、ゲート酸
化膜７、ゲート電極８を形成した後、ドレイン拡散層９
ｄ及びソース拡散層９ｓ、チャンネルストッパー１０、
ドレイン拡散層１１ｄ及びソース拡散層１１ｓ、チャン
ネルストッパー１２を、フォトレジスト工程、イオン注
入工程、熱処理工程により形成する。本実施の形態で
は、高耐圧Ｎ−ｃｈ部のドレイン、ソースに関しては、
レジストパターンを用いて燐などのＮ型イオン種を注入
し、熱処理工程により、例えば不純物濃度が２．０Ｅ２
０ｃｍ-3、拡散層深さ０．５μｍのドレイン拡散層９
ｄ、ソース拡散層９ｓを形成した。
【００４０】以上の製造方法により、同一チップ上に高
耐圧ＭＯＳトランジスタと低圧ＭＯＳトランジスタが形
成される。
【００４１】本実施の形態を用いて作製した高耐圧ＭＯ
Ｓトランジスタは、例えば従来の高耐圧ＭＯＳトランジ
スタのサステイン耐圧が８５Ｖであったのに対し、約１
５Ｖ高いサステイン耐圧１００Ｖを実現することができ
た。
【００４２】次に、本実施の形態のＬＯＣＯＳオフセッ
ト型の高耐圧ＭＯＳトランジスタの動作について、図１
０を参照しながら説明する。本実施の形態では、Ｎ−ｃ
ｈトランジスタの場合を例に挙げている。図１０は本発
明の高耐圧ＭＯＳトランジスタの動作説明図、図１０
（ａ）は動作時の断面図、図１０（ｂ）はドレイン電圧
と電流の関係を示すグラフである。
【００４３】従来の高耐圧ＭＯＳトランジスタと同様
に、動作時に電圧印加される位置は電極部Ｇ、Ｄ２、Ｓ
２、Ｗ２であるが、実際にトランジスタのゲート、ドレ
イン、ソース、ウエルとして動作している位置はゲート
電極８直下の部位Ｇ、Ｄ１、Ｓ１、Ｗ１である。電極部
Ｄ２、Ｓ２、Ｗ２と前記各部位Ｄ１、Ｓ１、Ｗ１とは、
電界集中を緩和するために、各々、ドレイン側オフセッ
ト４ｄの抵抗ＲＤ、ソース側オフセット４ｓの抵抗Ｒ
Ｓ、Ｐ型ウエル２の抵抗ＲＷなどの抵抗成分を介した構
造になっている。
【００４４】前述の高耐圧ＭＯＳトランジスタがオンす
るとき、つまりゲート電極８とドレイン拡散層９ｄに正
電圧が印加されると、ドレイン拡散層９ｄだけでなく同
極性の濃度の薄い拡散層であるドレイン側ウエルオフセ
ット３ｄ、ドレイン側オフセット４ｄも空乏化される。
更に、電圧印加が大きくなり、これ等の領域が充分に空
乏化されると、キャリアの電子がソース側からドレイン
側へ向かって移動し、ドレイン電流ＩＤ１が流れ始め
る。このドレイン電流ＩＤ１は、ドレイン側からソース
側へ流れるソース電流ＩＳ１と、ドレイン側からＰ型ウ
エル２及び基板方向へ流れる基板電流ＩＷ１とに分かれ
る。つまり、ＩＤ１＝ＩＳ１＋ＩＷ１の関係になってい
る。ドレイン電圧と電流の関係は図１０（ｂ）に示され
る通りである。
【００４５】ここで、ドレイン電圧ＶＤ１が高電圧にな
ると、基板電流ＩＷ１が流れ出し、ゲート電極８直下の
Ｐ型ウエル２の部位Ｗ１には、Ｐ型ウエル２の抵抗値を
ＲＷとして、ＲＷ・ＩＷ１＝ＶＷ１分の基板電位が発生
する。一方、ソース側では、ソース電流ＩＳ１の大きさ
は従来と変わらないが、ソース側オフセット４ｓのサイ
ズ（長さ）を長くした結果、ソース側オフセット４ｓの
抵抗ＲＳが大きくなり、同じドレイン電圧ＶＤ１におけ
るソース電位（ゲート電極８直下にあるソース側オフセ
ット４ｓの接合部位Ｓ１でのソース電位）ＶＳ１は、Ｒ
Ｓ・ＩＳ１＝ＶＳ１であるから、従来のソース電位より
も大きくなった。従って、従来の高耐圧ＭＯＳトランジ
スタのサステイン耐圧である、ＶＤ１＝ｘ（Ｖ）の電圧
においても、ソース側オフセット４ｓの抵抗ＲＳが大き
くなったことにより、前記ソース電位ＶＳ１が大きくな
り、ウエル側に発生するＲＷ・ＩＷ１＝ＶＷ１分の電位
より高くなることを保持できたので、ＶＷ１−（シリコ
ンの順方向接合耐圧）≦ＶＳ１の関係を維持し、部位Ｄ
１、Ｓ１、Ｗ１の寄生バイポーラがオンするに至らず、
急激に基板電流ＩＷ１が増加せず、結果としてドレイン
電流ＩＤ１がトランジスタ破壊に至る電流に至らないた
め、サステイン破壊を防ぐことができた。
【００４６】以上のように、本実施の形態によれば、ソ
ース側オフセット４ｓの抵抗ＲＳを適正な抵抗値に設定
するために、ソース側オフセット４ｓのサイズ（長さ）
の適正化を行なった結果、ソース側のオフセットのサイ
ズがドレイン側よりも大きくなり、左右非対称の構造と
なったが、ＭＯＳトランジスタ特性を維持し、プロセス
の変更無しにサステイン耐圧の向上を実現することがで
きた。
【００４７】尚、本実施の形態では、Ｎ−ｃｈトランジ
スタの場合を例に説明したが、Ｐ−ｃｈトランジスタに
おいても同様の効果が得られることは勿論である。
【００４８】（第２の実施の形態） 以下、本発明の第２の実施の形態について、図面を参照
しながら説明する。
【００４９】以下に本発明のＬＯＣＯＳオフセット型の
高耐圧ＭＯＳトランジスタ構造について、図４及び図５
を用いて説明する。図４は本発明の第２の実施の形態に
おける高耐圧ＭＯＳトランジスタの断面図、図５は本発
明の第２の実施の形態における高耐圧ＭＯＳトランジス
タの平面図である。図４及び図５に示すように、高耐圧
トランジスタと低圧トランジスタは同一チップ上に共存
している。本実施の形態では高耐圧トランジスタ部Ｃが
Ｎ−ｃｈ、低圧トランジスタ部ＢがＰ−ｃｈの場合を例
としている。
【００５０】先ず、高耐圧トランジスタ部Ｃの構造につ
いて図４及び図５を用いて説明する。Ｐ型基板１中に、
高耐圧Ｎ−ｃｈトランジスタ用のウエル拡散層であるＰ
型ウエル２があり、このＰ型ウエル２上部にゲート酸化
膜７を介してゲート電極８がある。ゲート電極８の端部
又はゲート電極８とドレイン拡散層９ｄ及びソース拡散
層９ｓとの間にＬＯＣＯＳ６があり、ゲート電極８とド
レイン拡散層９ｄ又はソース拡散層９ｓとを表面上で分
離している。前述ゲート電極８端部のＬＯＣＯＳ６の直
下にドレイン側オフセット４ｄ、ソース側オフセット４
ｓがある。ドレイン拡散層９ｄ及びソース拡散層９ｓの
下方に、ドレイン側ウエルオフセット３ｄ及びソース側
ウエルオフセット３ｓがある。
【００５１】図４及び図５に示すように、ドレイン側オ
フセット４ｄ、ソース側オフセット４ｓの関係は、Ｌｄ
＝Ｌｓ、またオフセットとウエルオフセットの位置関係
は、Ｏｄ＝Ｏｓであり、従来の高耐圧ＭＯＳトランジス
タと同じである。ここで、ソース側オフセット４ｓの不
純物濃度は、ドレイン側オフセット４ｄの不純物濃度よ
りも薄く設定されている。以上で形成されたゲート、ド
レイン、ソース部は、Ｎ型分離拡散層４、Ｐ型分離拡散
層５、ＬＯＣＯＳ６により、Ｐ型ウエル拡散層２の電位
を取るための拡散層であるチャンネルストッパー１０と
分離されている。
【００５２】次に、低圧トランジスタ部Ｂの構造につい
て図４及び図５を用いて説明する。前記Ｐ型ウエル２中
に、低圧Ｐ−ｃｈトランジスタのウエル拡散層であるＮ
型ウエル３がある。このＮ型ウエル３の上部にゲート酸
化膜７を介してゲート電極８があり、その両側にドレイ
ン拡散層１１ｄ及びソース拡散層１１ｓがある。以上で
形成されたゲート、ドレイン、ソース部は、Ｎ型分離拡
散層４、Ｐ型分離拡散層５、ＬＯＣＯＳ６によって、Ｎ
型ウエル拡散層３の電位を取るための拡散層であるチャ
ンネルストッパー１２と分離されている。
【００５３】次に、本実施の形態のＬＯＣＯＳオフセッ
ト型の高耐圧ＭＯＳトランジスタの製造方法について、
図６を参照しながら説明する。
【００５４】図６（ａ）に示すように、Ｐ型基板１の表
面にＰ型ウエル２を、フォトレジスト工程、イオン注入
工程、熱処理工程により形成する。本実施の形態におい
ては、比抵抗１０Ω・ｃｍ〜５０Ω・ｃｍのＰ型基板１
の表面に高耐圧部ウエル形成用レジストパターンを用い
てボロンなどのＰ型イオン種を注入し、熱処理工程によ
り、例えば不純物濃度が２．０Ｅ１５ｃｍ-3、拡散深さ
約１５μｍのＰ型ウエル２を形成した。
【００５５】更に、図６（ｂ）に示すように、前記Ｐ型
ウエル２の表面に、Ｎ型ウエル３とドレイン側ウエルオ
フセット３ｄとソース側ウエルオフセット３ｓとを、フ
ォトレジスト工程、イオン注入工程、熱処理工程により
形成する。本実施の形態においては、低圧部ウエル形成
用レジストパターンを用いて燐などのＮ型イオン種を注
入し、熱処理工程により、例えば不純物濃度が１．０Ｅ
１６ｃｍ-3、拡散深さ５μｍのＮ型ウエル３、ドレイン
側ウエルオフセット３ｄ、ソース側ウエルオフセット３
ｓを形成した。
【００５６】続いて、図６（ｃ）に示すように、前記Ｐ
型ウエル２の上方に、Ｎ型分離拡散層４とドレイン側オ
フセット４ｄとを、イオン注入工程により形成する。ソ
ース側オフセット４ｓは別のレジストパターンにより、
例えば図５のように選択して、ドレイン側オフセット４
ｄよりも不純物濃度が薄くなるような注入を打つことに
より、形成する。その後、Ｐ型分離拡散層５をフォトレ
ジスト工程、イオン注入工程により形成し、それ等を被
うようにＬＯＣＯＳ６を形成する。
【００５７】本実施の形態では、レジストパターンを用
いて燐などのＮ型イオン種、ボロン等のＰ型イオン種を
各々注入し、ＬＯＣＯＳ成長の熱処理により、例えば不
純物濃度が２．０Ｅ１６ｃｍ-3、拡散層深さ２μｍのＮ
型分離拡散層４、ドレイン側オフセット４ｄ、Ｐ型分離
拡散層５、不純物濃度が１．３Ｅ１６ｃｍ-3、拡散層深
さ１．６μｍのソース側オフセット４ｓを各々形成し
た。
【００５８】更に、図３（ｄ）に示すように、ゲート酸
化膜７、ゲート電極８を形成した後、ドレイン拡散層９
ｄ及びソース拡散層９ｓ、チャンネルストッパー１０、
ドレイン拡散層１１ｄ及びソース拡散層１１ｓ、チャン
ネルストッパー１２を、フォトレジスト工程、イオン注
入工程、熱処理工程により形成する。本実施の形態で
は、高耐圧Ｎ−ｃｈ部のドレイン、ソースに関しては、
レジストパターンを用いて燐などのＮ型イオン種を注入
し、熱処理工程により、例えば不純物濃度が２．０Ｅ２
０ｃｍ-3、拡散層深さ０．５μｍのドレイン拡散層９
ｄ、ソース拡散層９ｓを形成した。以上の製造方法によ
り、同一チップ上に高耐圧ＭＯＳトランジスタと低圧Ｍ
ＯＳトランジスタが形成される。
【００５９】本実施の形態を用いて作製した高耐圧ＭＯ
Ｓトランジスタは、例えば従来の高耐圧ＭＯＳトランジ
スタのサステイン耐圧が８５Ｖであったのに対し、約１
５Ｖ高いサステイン耐圧１００Ｖを実現することができ
た。
【００６０】次に、本実施の形態のＬＯＣＯＳオフセッ
ト型の高耐圧ＭＯＳトランジスタの動作について、図１
０を参照しながら説明する。本実施の形態ではＮ−ｃｈ
トランジスタの場合を例に挙げている。図１０は本発明
の高耐圧ＭＯＳトランジスタの動作説明図であり、同図
（ａ）は動作時の断面図、同図（ｂ）はドレイン電圧と
電流の関係を示すグラフである。
【００６１】従来の高耐圧ＭＯＳトランジスタと同様
に、動作時に電圧印加される位置は電極部Ｇ、Ｄ２、Ｓ
２、Ｗ２であるが、実際にトランジスタのゲート、ドレ
イン、ソース、ウエルとして動作している位置は、ゲー
ト電極８直下の部位Ｇ、Ｄ１、Ｓ１、Ｗ１である。電極
部Ｄ２、Ｓ２、Ｗ２と前記各部位Ｄ１、Ｓ１、Ｗ１と
は、電界集中を緩和するために、各々、ドレイン側オフ
セット４ｄの抵抗ＲＤ、ソース側オフセット４ｓの抵抗
ＲＳ、Ｐ型ウエル２の抵抗ＲＷなどの抵抗成分を介した
構造になっている。
【００６２】前述の高耐圧ＭＯＳトランジスタがオンす
るとき、つまりゲート電極８とドレイン拡散層９ｄに正
電圧が印加されると、ドレイン拡散層９ｄだけでなく、
同極性の濃度の薄い拡散層であるドレイン側ウエルオフ
セット３ｄ、ドレイン側オフセット４ｄも空乏化され
る。更に、電圧印加が大きくなり、これ等の領域が充分
に空乏化されると、キャリアの電子がソース側からドレ
イン側へ向かって移動し、ドレイン電流ＩＤ１が流れ始
める。このドレイン電流ＩＤ１は、ソース側へ流れるソ
ース電流ＩＳ１と、ウエル及び基板方向へ流れる基板電
流ＩＷ１とに分かれる。つまり、ＩＤ１＝ＩＳ１＋ＩＷ
１の関係になっている。ドレイン電圧と電流の関係は図
１０（ｂ）に示される通りである。
【００６３】ここで、ドレイン電圧ＶＤ１が高電圧にな
ると、基板電流ＩＷ１が流れ出し、ウエル側にＲＷ・Ｉ
Ｗ１＝ＶＷ１分の電位が発生する。一方、ソース側で
は、ソース電流ＩＳ１の大きさは従来と変わらないが、
ソース側オフセット４ｓ形成時の注入量を変更して不純
物濃度を低く（薄く）したので、ソース側オフセット４
ｓの抵抗ＲＳが大きくなり、同じドレイン電圧ＶＤ１に
おけるソース電位は、ＲＳ・ＩＳ１＝ＶＳ１であるか
ら、従来のソース電位よりも大きくなった。従って、従
来の高耐圧ＭＯＳトランジスタのサステイン耐圧である
ＶＤ１＝ｘ（Ｖ）の電圧においても、ソース側オフセッ
ト４ｓの抵抗ＲＳが大きくなったことにより、ソース電
位ＶＳ１が大きくなり、ウエル側に発生するＲＷ・ＩＷ
１＝ＶＷ１分の電位より高くなることを保持できたの
で、ＶＷ１−（シリコンの順方向接合耐圧）≦ＶＳ１の
関係を維持し、部位Ｄ１、Ｓ１、Ｗ１の寄生バイポーラ
がオンするに至らず、急激に基板電流ＩＷ１が増加せ
ず、結果としてドレイン電流ＩＤ１がトランジスタ破壊
に至る電流に至らないので、サステイン破壊を防ぐこと
ができた。
【００６４】以上のように本実施の形態によれば、ソー
ス側オフセット４ｓの抵抗ＲＳを適正な抵抗値に設定す
るために、ソース側オフセット領域の注入量の適正化を
行なった結果、ソース側のオフセット注入量がドレイン
側と異なって左右非対称の構造となり、工程が増える結
果になったが、サイズ変更をする必要がなく、ＭＯＳト
ランジスタ特性を維持しながら、サステイン耐圧の向上
を実現することができた。
【００６５】ソース側オフセット４ｓの不純物濃度につ
いて述べると、ソース拡散層９ｓ＞ソース側オフセット
４ｓ＞ソース側ウエルオフセット３ｓの範囲内になるよ
うに設定すれば良い。
【００６６】尚、本実施の形態では、ソース側オフセッ
ト４ｓの領域のみフォトレジストパターンで選択して、
薄い注入を打ったが、従来通りの工程に加えて、ソース
側オフセット４ｓの領域のみ逆極性の注入を打ち返しに
して、低濃度を実現しても良い。
【００６７】また、本実施の形態では、Ｎ−ｃｈトラン
ジスタの場合を例に挙げて説明したが、Ｐ−ｃｈトラン
ジスタにおいても同様の効果が得られることは勿論であ
る。
【００６８】（第３の実施の形態） 以下、本発明の第３の実施の形態について、図面を参照
しながら説明する。
【００６９】以下に本発明のＬＯＣＯＳオフセット型の
高耐圧ＭＯＳトランジスタ構造について図７及び図８を
用いて説明する。図７は本発明の第３の実施の形態にお
ける高耐圧ＭＯＳトランジスタの断面図、図８は本発明
の第３の実施の形態における高耐圧ＭＯＳトランジスタ
の平面図である。図７及び図８に示すように、高耐圧ト
ランジスタと低圧トランジスタは同一チップ上に共存し
ている。本実施の形態では高耐圧トランジスタ部ＤがＮ
−ｃｈ，低圧トランジスタ部ＢがＰ−ｃｈの場合を例に
挙げている。
【００７０】先ず、高耐圧トランジスタ部Ｄの構造につ
いて、図７及び図８を用いて説明する。Ｐ型基板１中
に、高耐圧Ｎ−ｃｈトランジスタ用のウエル拡散層であ
るＰ型ウエル２があり、このＰ型ウエル２上部にゲート
酸化膜７を介してゲート電極８がある。ゲート電極８の
端部又はゲート電極８とドレイン拡散層９ｄ及びソース
拡散層９ｓとの間にＬＯＣＯＳ６があり、ゲート電極８
とドレイン拡散層９ｄ又はソース拡散層９ｓとを表面上
で分離している。前述ゲート電極８端部のＬＯＣＯＳ６
の直下に、ドレイン側オフセット４ｄ、ソース側オフセ
ット４ｓがある。ドレイン拡散層９ｄ及びソース拡散層
９ｄの下方には、Ｎ型ドレイン側ウエルオフセット３ｄ
及びＮ型ソース側ウエルオフセット３ｓが位置してい
る。
【００７１】ここで、オフセットのサイズは従来と同じ
であって、Ｌｄ＝Ｌｓの関係に、またオフセットとウエ
ルオフセットの位置関係は、Ｏｄ＞Ｏｓの関係になって
いる。つまり、ドレイン側オフセット４ｄの領域はドレ
イン側ウエルオフセット３ｄとの水平方向の重なり寸法
Ｏｄが大きく、この領域の不純物濃度はオフセットとウ
エルオフセットを足したものに、反対に、ソース側オフ
セット４ｓはソース側ウエルオフセット３ｓとの水平方
向の重なり寸法Ｏｓが小さく（図７はほとんど"０"に）
設定され、不純物濃度はオフセットに対し逆極性のＰ型
ウエル２に打ち返されたものになっており、オフセット
の不純物濃度は従来に比べてドレイン側は濃く、ソース
側は薄いという、ドレイン側とソース側で不純物濃度が
異なるという構造になっている。
【００７２】以上により形成されたゲート、ドレイン、
ソース部は、Ｎ型分離拡散層４、Ｐ型分離拡散層５、Ｌ
ＯＣＯＳ６によって、Ｐ型ウエル拡散層２の電位を取る
ための拡散層であるチャンネルストッパー１０と分離さ
れている。
【００７３】次に、低圧トランジスタ部Ｂの構造につい
て図７及び図８を用いて説明する。前記Ｐ型ウエル２中
に、低圧Ｐ−ｃｈトランジスタのウエル拡散層であるＮ
型ウエル３がある。このＮ型ウエル３の上部にゲート酸
化膜７を介してゲート電極８があり、その両側にドレイ
ン拡散層１１ｄ及びソース拡散層１１ｓがある。以上で
形成されたゲート、ドレイン、ソース部は、Ｎ型分離拡
散層４、Ｐ型分離拡散層５、ＬＯＣＯＳ６によって、Ｎ
型ウエル拡散層３の電位を取るための拡散層であるチャ
ンネルストッパー１２と分離されている。
【００７４】次に、本実施の形態のＬＯＣＯＳオフセッ
ト型の高耐圧ＭＯＳトランジスタの製造方法について、
図９を参照しながら説明する。
【００７５】図９（ａ）に示すように、Ｐ型基板１の表
面にＰ型ウエル２をフォトレジスト工程、イオン注入工
程、熱処理工程により形成する。本実施の形態において
は、比抵抗１０Ω・ｃｍ〜５０Ω・ｃｍのＰ型基板１の
表面に高耐圧部ウエル形成用レジストパターンを用いて
ボロンなどのＰ型イオン種を注入し、熱処理工程によ
り、例えば不純物濃度が２．０Ｅ１５ｃｍ-3、拡散深さ
約１５μｍのＰ型ウエル２を形成した。
【００７６】更に、図９（ｂ）に示すように、前記Ｐ型
ウエル２の表面に、低圧トランジスタ部ＢのＮ型ウエル
３と、高圧トランジスタ部のドレイン側ウエルオフセッ
ト３ｄと、ソース側ウエルオフセット３ｓとを、フォト
レジスト工程、イオン注入工程、熱処理工程により同時
に形成する。このとき、低圧ウエル形成用レジストパタ
ーンの位置を、従来の位置よりもゲート電極からみてソ
ース側寄り（即ち、図７で右方向）にずらしておく。本
実施の形態においては、低圧部ウエル形成用レジストパ
ターンを従来の位置に対して約６．０μｍソース側寄り
にずらしておいた。このレジストパターンを用いて燐な
どのＮ型イオン種を注入し、熱処理工程により、例えば
不純物濃度が１．０Ｅ１６ｃｍ-3、拡散深さ５μｍのＮ
型ウエル３、ドレイン側ウエルオフセット３ｄ、及びソ
ース側ウエルオフセット３ｓを形成した。
【００７７】続いて、図９（ｃ）に示すように、前記Ｐ
型ウエル２の上方に、Ｎ型分離拡散層４と、ドレイン側
オフセット４ｄと、ソース側オフセット４ｓとを、フォ
トレジスト工程、イオン注入工程により形成する。この
とき、前工程であるウエルオフセットの位置のみ従来の
位置に比べてソース寄りにずらしているので、以降の工
程のレジストパターンを従来通りの位置に設定すると、
オフセットとウエルオフセットとの位置関係は、自動的
にＯｄ＞Ｏｓになる。オフセットのサイズは、従来のレ
ジストパターンを使用していて、変更していないので、
同じであり、Ｌｄ＝Ｌｓである。その結果、既存のレジ
ストパターンを用いて、従来通りの工程でサイズを変更
せずに、不純物濃度設定をドレイン側は従来よりも濃
く、ソース側は薄くというように、ドレイン側とソース
側とで別濃度を実現することができた。その後、Ｐ型分
離拡散層５をフォトレジスト工程、イオン注入工程によ
り形成し、それ等を被うようにＬＯＣＯＳ６を形成す
る。
【００７８】本実施の形態では、レジストパターンを用
いて燐などのＮ型イオン種、ボロンなどのＰ型イオン種
を注入し、ＬＯＣＯＳ成長の熱処理により、例えば不純
物濃度が２．０Ｅ１６ｃｍ-3、拡散層深さ２μｍのＮ型
分離拡散層４、Ｐ型分離拡散層５を形成すると共に、不
純物濃度が３．０Ｅ１６ｃｍ-3、拡散層深さ２μｍのド
レイン側オフセット４ｄ、不純物濃度が１．３Ｅ１６ｃ
ｍ-3、拡散層深さ１．３μｍのソース側オフセット４ｓ
を形成した。本実施の形態では、例えばＬｄ及びＬｓの
サイズは、従来のレジストパターンを使用しているため
に、同じＬｄ＝Ｌｓ＝６．０μｍであって、低圧ウエル
オフセットを、オフセットに対してソース側に約６．０
μｍずらして、Ｏｄ＞Ｏｓを実現した。
【００７９】更に、図９（ｄ）に示すように、ゲート酸
化膜７及びゲート電極８を形成した後、ドレイン拡散層
９ｄ及びソース拡散層９ｓ、チャンネルストッパー１
０、ドレイン拡散層１１ｄ及びソース拡散層１１ｓ、チ
ャンネルストッパー１２を、フォトレジスト工程、イオ
ン注入工程、熱処理工程により形成する。本実施の形態
では、高耐圧Ｎ−ｃｈ部のドレイン及びソースに関して
は、レジストパターンを用いて燐などのＮ型イオン種を
注入し、熱処理工程により、例えば不純物濃度が２．０
Ｅ２０ｃｍ-3、拡散層深さ０．５μｍのドレイン拡散層
９ｄ及びソース拡散層９ｓを形成した。
【００８０】以上の製造方法により、同一チップ上に高
耐圧ＭＯＳトランジスタと低圧ＭＯＳトランジスタが形
成される。
【００８１】本実施の形態を用いて作製した高耐圧ＭＯ
Ｓトランジスタは、例えば従来の高耐圧ＭＯＳトランジ
スタのサステイン耐圧が８５Ｖであったのに対し、約１
５Ｖ高いサステイン耐圧１００Ｖを実現することができ
た。
【００８２】次に、本実施の形態のＬＯＣＯＳオフセッ
ト型の高耐圧ＭＯＳトランジスタの動作について、図１
０を参照しながら説明する。本明細書では、Ｎ−ｃｈト
ランジスタの場合を例に挙げている。図１０は本発明の
高耐圧ＭＯＳトランジスタの動作説明図、同図（ａ）は
動作時の断面図、同図（ｂ）はドレイン電圧と電流の関
係を示すグラフである。
【００８３】従来の高耐圧ＭＯＳトランジスタと同様
に、動作時に電圧印加される位置は電極部Ｇ、Ｄ２、Ｓ
２、Ｗ２であるが、実際にトランジスタのゲート、ドレ
イン、ソース、ウエルとして動作している位置はゲート
電極８直下の部位Ｇ、Ｄ１、Ｓ１、Ｗ１である。前記電
極部Ｄ２、Ｓ２、Ｗ２と前記部位Ｄ１、Ｓ１、Ｗ１と
は、電界集中を緩和するために、各々、ドレイン側オフ
セット４ｄの抵抗ＲＤ、ソース側オフセット４ｓの抵抗
ＲＳ、Ｐ型ウエル２の抵抗ＲＷなどの抵抗成分を介した
構造になっている。
【００８４】前述の高耐圧ＭＯＳトランジスタがオンす
るとき、つまりゲート電極８及びドレイン拡散層９ｄに
正電圧が印加されると、ドレイン拡散層９ｄだけでな
く、同極性の濃度の薄い拡散層であるドレイン側ウエル
オフセット３ｄ、ドレイン側オフセット４ｄも空乏化さ
れる。更に、電圧印加が大きくなり、これ等の領域が充
分に空乏化されると、キャリアの電子がソース側からド
レイン側へ向かって移動し、ドレイン電流ＩＤ１が流れ
始める。このドレイン電流ＩＤ１は、ソース側へ流れる
ソース電流ＩＳ１と、ウエル及び基板方向へ流れる基板
電流ＩＷ１とに分かれる。つまり、ＩＤ１＝ＩＳ１＋Ｉ
Ｗ１の関係になっている。ドレイン電圧と電流の関係
は、図１０（ｂ）に示される通りである。
【００８５】ここで、ドレイン電圧ＶＤ１が高電圧にな
ると、基板電流ＩＷ１が流れ出し、ウエル側にＲＷ・Ｉ
Ｗ１＝ＶＷ１分の電位が発生する。一方、ソース側で
は、ソース電流ＩＳ１の大きさは従来と変わらないが、
低圧用ウエル形成用レジストパターンを従来の位置より
もソース寄りにずらしたことにより、ソース側オフセッ
ト４ｓの不純物濃度が従来よりも低くなって、ソース側
オフセット４ｓの抵抗ＲＳが大きくなり、同じドレイン
電圧ＶＤ１におけるソース電位は、ＲＳ・ＩＳ１＝ＶＳ
１となって、従来のソース電位よりも大きくなった。従
って、従来の高耐圧ＭＯＳトランジスタのサステイン耐
圧である、ＶＤ１＝ｘ（Ｖ）の電圧においても、ソース
側オフセット４ｓの抵抗ＲＳが大きくなったことによ
り、ソース電位ＶＳ１が大きくなり、ウエル側に発生す
るＲＷ・ＩＷ１＝ＶＷ１分の電位より高くなることを保
持できたので、ＶＷ１−（シリコンの順方向接合耐圧）
≦ＶＳ１の関係を維持し、部位Ｄ１、Ｓ１、Ｗ１の寄生
バイポーラがオンするに至らず、急激に基板電流ＩＷ１
が増加せず、結果としてドレイン電流ＩＤ１がトランジ
スタ破壊に至る電流に至らないので、サステイン破壊を
防ぐことができた。
【００８６】以上のように、本実施の形態によれば、ソ
ース側オフセット４ｓの抵抗ＲＳを適正な抵抗値に設定
するために、ソース側オフセット４ｓとソース側ウエル
オフセット３ｓとの重なり寸法を小さくして、オフセッ
ト濃度の適正化を行なったので、ソース側のオフセット
濃度がドレイン側よりも低くなり、左右非対称の構造と
なったが、既存のレジストパターンを活用し、サイズ変
更とプロセス変更無しに安価に、ＭＯＳトランジスタ特
性を維持したまま、サステイン耐圧の向上を実現するこ
とができた。
【００８７】低圧ウエル形成用マスク位置のずらし方
は、ソース側ウエルオフセット３ｓを、ソース側オフセ
ット４ｓから離れず、かつＰ型分離拡散層５に接触しな
い範囲で、ゲート電極８よりも外側の範囲で行なうと良
い。
【００８８】本実施の形態では、既存のレジストパター
ンを用いて全体的にソース側寄りにずらすことにより、
ソース側オフセット４ｓの抵抗ＲＳの抵抗値を適正化す
る場合について述べたが、新規にレジストパターンを作
製する場合は、ドレイン電流Ｉｄ、ソース電流Ｉｓ、及
び前記重なり寸法Ｏｄ、Ｏｓのサイズを図７及び図８の
ように設計すれば良い。
【００８９】尚、本実施の形態では、Ｎ−ｃｈトランジ
スタの場合を例に説明したが、Ｐ−ｃｈトランジスタに
おいても同様の効果が得られることは勿論である。
【００９０】更に、本実施の形態では、高耐圧ＭＯＳト
ランジスタ製造工程において、低圧トランジスタ部Ｂの
ウエル形成に使われているレジストパターンを高耐圧ト
ランジスタのウエルオフセット形成と共用している場合
に、低圧ウエル形成用マスクの位置を僅かにずらすだけ
で、サイズ変更、工程追加を発生させずに、前記第１及
び第２の実施の形態と同じ効果が得られて、簡単で安価
にできる有益な方法である。
【００９１】
【発明の効果】以上説明したように、請求項１ないし請
求項４記載の発明の高耐圧ＭＯＳトランジスタの構造で
は、Ｎ型ソース側オフセット拡散層の長さや、不純物濃
度、又はＮ型ソース側ウエルオフセット拡散層との水平
方向の重なり寸法を適宜設定して、Ｎ型ソース側オフセ
ット拡散層の抵抗値を大きくしたので、ＭＯＳトランジ
スタの特性を維持しながら、サステイン破壊に至る耐圧
が高い高耐圧ＭＯＳトランジスタを提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における高耐圧ＭＯ
Ｓトランジスタの断面図である。
【図２】同平面図である。
【図３】本実施の形態における高耐圧ＭＯＳトランジス
タの製造工程を示す断面図である。
【図４】本発明の第２の実施の形態における高耐圧ＭＯ
Ｓトランジスタの断面図である。
【図５】同平面図である。
【図６】同実施の形態における高耐圧ＭＯＳトランジス
タの製造工程を示す断面図である。
【図７】本発明の第３の実施の形態における高耐圧ＭＯ
Ｓトランジスタの断面図である。
【図８】同平面図である。
【図９】同実施の形態における高耐圧ＭＯＳトランジス
タの製造工程を示す断面図である。
【図１０】本発明の実施の形態における高耐圧ＭＯＳト
ランジスタの動作説明図である。
【図１１】従来の高耐圧ＭＯＳトランジスタの断面図で
ある。
【図１２】同平面図である。
【図１３】従来の高耐圧ＭＯＳトランジスタの製造工程
を示す断面図である。
【図１４】従来の高耐圧ＭＯＳトランジスタの動作説明
図である。
【符号の説明】
１ Ｐ型基板 ２ Ｐ型ウエル ３ Ｎ型ウエル ３ｄ Ｎ型ドレイン側ウエルオフセット ３ｓ Ｎ型ソース側ウエルオフセット（ ４ Ｎ型分離拡散層 ４ｄ ドレイン側オフセット（Ｎ型ドレイン側オ
フセット拡散層） ４ｓ ソース側オフセット（Ｎ型ソース側オフセ
ット拡散層） ５ Ｐ型分離拡散層 ６ ＬＯＣＯＳ ７ ゲート酸化膜 ８ ゲート電極 ９ｄ ドレイン拡散層（Ｎ型ドレイン拡散層） ９ｓ ソース拡散層（Ｎ型ソース拡散層） １０ チャンネルストッパー １１ｄ ドレイン拡散層 １１ｓ ソース拡散層 １２ チャンネルストッパー ＲＤ ドレイン側オフセットの抵抗 ＲＳ ソース側オフセットの抵抗 ＲＷ Ｐ型ウェルの抵抗
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8234 H01L 21/8238 H01L 27/088 H01L 27/092

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 Ｐ型ウエルの上部にゲート酸化膜を介し
    て形成されたゲート電極と、 前記ゲート電極の端部各々の直下の前記Ｐ型ウエルから
    前記ゲート電極の外方へ延在して形成されたＮ型ドレイ
    ン側オフセット拡散層及びＮ型ソース側オフセット拡散
    層と、 前記Ｎ型ドレイン側オフセット拡散層に隣接するＮ型ド
    レイン拡散層及び前記Ｎ型ソース側オフセット拡散層に
    隣接するＮ型ソース拡散層とを有し、 前記ゲート電極と前記Ｎ型ドレイン拡散層とに電圧が印
    加されたとき、下記式 ＶＷ１−（シリコンの順方向接合耐圧）≦ＶＳ１ （但し、 ＶＷ１は、前記Ｐ型ウエルの抵抗と、前記Ｎ型ドレイン
    側オフセット拡散層から前記Ｐ型ウエルへの方向に流れ
    る基板電流とにより決定される、前記ゲート電極直下の
    前記Ｐ型ウエルの部位での基板電位、 ＶＳ１は、前記Ｎ型ソース側オフセット拡散層の抵抗
    と、前記Ｎ型ソース側オフセット拡散層側へ流れるソー
    ス電流とによって決定される、前記ゲート電極直下にあ
    る前記Ｎ型ソース側オフセット拡散層の接合部位でのソ
    ース電位である。） を満たすように、前記Ｎ型ソース側オフセット拡散層の
    水平方向の長さを、前記Ｎ型ドレイン側オフセット拡散
    層の水平方向の長さよりも長くすることにより、高いサ
    ステイン耐圧を持つように設定されていることを特徴と
    する高耐圧ＭＯＳトランジスタの構造。
  2. 【請求項２】 Ｐ型ウエルの上部にゲート酸化膜を介し
    て形成されたゲート電極と、 前記ゲート電極の端部各々の直下の前記Ｐ型ウエルから
    前記ゲート電極の外方へ延在して形成されたＮ型ドレイ
    ン側オフセット拡散層及びＮ型ソース側オフセ ット拡散
    層と、 前記Ｎ型ドレイン側オフセット拡散層に隣接するＮ型ド
    レイン拡散層及び前記Ｎ型ソース側オフセット拡散層に
    隣接するＮ型ソース拡散層とを有し、 前記ゲート電極と前記Ｎ型ドレイン拡散層とに電圧が印
    加されたとき、下記式 ＶＷ１−（シリコンの順方向接合耐圧）≦ＶＳ１ （但し、 ＶＷ１は、前記Ｐ型ウエルの抵抗と、前記Ｎ型ドレイン
    側オフセット拡散層から前記Ｐ型ウエルへの方向に流れ
    る基板電流とにより決定される、前記ゲート電極直下の
    前記Ｐ型ウエルの部位での基板電位、 ＶＳ１は、前記Ｎ型ソース側オフセット拡散層の抵抗
    と、前記Ｎ型ソース側オフセット拡散層側へ流れるソー
    ス電流とによって決定される、前記ゲート電極直下にあ
    る前記Ｎ型ソース側オフセット拡散層の接合部位でのソ
    ース電位である。） を満たすように、前記Ｎ型ソース側オフセット拡散層の
    不純物濃度を、前記Ｎ型ドレイン側オフセット拡散層の
    不純物濃度よりも薄くすることにより、高いサステイン
    耐圧を持つように設定されている ことを特徴とする高耐
    圧ＭＯＳトランジスタの構造。
  3. 【請求項３】 Ｐ型ウエルの上部にゲート酸化膜を介し
    て形成されたゲート電極と、 前記ゲート電極の端部各々の直下の前記Ｐ型ウエルから
    前記ゲート電極の外方へ延在して形成されたＮ型ドレイ
    ン側オフセット拡散層及びＮ型ソース側オフセット拡散
    層と、 前記Ｎ型ドレイン側オフセット拡散層に隣接するＮ型ド
    レイン拡散層及び前記Ｎ型ソース側オフセット拡散層に
    隣接するＮ型ソース拡散層と、 前記Ｎ型ドレイン拡散層の下方に位置するＮ型ドレイン
    側ウエルオフセット、及び前記Ｎ型ソース拡散層の下方
    に位置するＮ型ソース側ウエルオフセットとを有し、 前記ゲート電極と前記Ｎ型ドレイン拡散層とに電圧が印
    加されたとき、下記式 ＶＷ１−（シリコンの順方向接合耐圧）≦ＶＳ１ （但し、 ＶＷ１は、前記Ｐ型ウエルの抵抗と、前記Ｎ型ドレイン
    側オフセット拡散層から前記Ｐ型ウエルへの方向に流れ
    る基板電流とにより決定される、前記ゲート電極直下の
    前記Ｐ型ウエルの部位での基板電位、 ＶＳ１は、前記Ｎ型ソース側オフセット拡散層の抵抗
    と、前記Ｎ型ソース側オフセット拡散層側へ流れるソー
    ス電流とによって決定される、前記ゲート電極直下にあ
    る前記Ｎ型ソース側オフセット拡散層の接合部位でのソ
    ース電位である。） を満たすように、前記Ｎ型ソース側オフセット拡散層と
    前記Ｎ型ソース側ウエルオフセットとの水平方向の重な
    り寸法を、前記Ｎ型ドレイン側オフセット拡散層と前記
    Ｎ型ドレイン側ウエルオフセットとの重なり寸法よりも
    小さくすることにより、高いサステイン耐圧を持つよう
    に設定されている ことを特徴とする高耐圧ＭＯＳトラン
    ジスタの構造。
  4. 【請求項４】 前記Ｎ型ソース側オフセット拡散層の抵
    抗値は、前記Ｎ型ドレイン側オフセット拡散層の抵抗値
    よりも大きい ことを特徴とする請求項１、２又は３記載
    の高耐圧ＭＯＳトランジスタの構造。
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