JP3143897B2 - モノリシック高周波ｉｃ - Google Patents
モノリシック高周波ｉｃInfo
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- 239000000758 substrate Substances 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 3
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- 229910001218 Gallium arsenide Inorganic materials 0.000 description 6
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Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体を用
いたモノリシック高周波ＩＣ〔以下、ＭＭＩＣ（monoli
thic microwave IC ）と記す〕に関し、特にＭＭＩＣ内
のキャパシタの接続構造に関するものである。
いたモノリシック高周波ＩＣ〔以下、ＭＭＩＣ（monoli
thic microwave IC ）と記す〕に関し、特にＭＭＩＣ内
のキャパシタの接続構造に関するものである。
【０００２】
【従来の技術】モノリシックアナログＩＣであるＭＭＩ
Ｃは、通常、ＦＥＴ、キャパシタ、抵抗、インダクタン
ス素子などを半絶縁性ＧａＡｓ基板上に集積化して構成
される。従来のＭＭＩＣとして２段電力増幅器を例に挙
げてその等価回路図である図２を参照して説明する。
Ｃは、通常、ＦＥＴ、キャパシタ、抵抗、インダクタン
ス素子などを半絶縁性ＧａＡｓ基板上に集積化して構成
される。従来のＭＭＩＣとして２段電力増幅器を例に挙
げてその等価回路図である図２を参照して説明する。
【０００３】図２において、ＩＮおよびＯＵＴはそれぞ
れＲＦ入・出力ボンディングパッド、ＶＧ１、ＶＧ２は
ゲートバイアスボンディングパッド、ＶＤ１、ＶＤ２は
ドレインバイアスボンディングパッド、ＧＮＤは接地ボ
ンディングパッドである。また、Ｃ１〜Ｃ７はＭＩＭキ
ャパシタ、Ｌ１〜Ｌ５はインダクタ、Ｑ１およびＱ２は
ＧａＡｓＦＥＴ、Ｒ１、Ｒ２は抵抗素子である。マイク
ロ波帯で用いられるＭＭＩＣでは、ＦＥＴの接地端子
（この場合はソース）は、接地性をよくし、入力（ゲー
ト）側との干渉を小さくするために図２に示すように単
独で配置されることが多い。回路構成を説明すると以下
の通りである。Ｃ１、Ｌ１、Ｃ２、Ｒ１で入力側の整合
回路および初段ＦＥＴ（Ｑ１）のゲートバイアス回路を
構成する。同様に２段目のＦＥＴ（Ｑ２）のゲートバイ
アス回路はＬ２、Ｃ３、Ｒ２で構成される。初段ＦＥＴ
と２段目のＦＥＴの間の整合回路はＬ３およびＣ４によ
り構成される。Ｌ４、Ｃ５は初段ＦＥＴ（Ｑ１）のドレ
インバイアス回路を、Ｌ５、Ｃ６は２段目のＦＥＴ（Ｑ
２）のドレインバイアス回路をそれぞれ構成する。Ｃ７
は結合コンデンサである。
れＲＦ入・出力ボンディングパッド、ＶＧ１、ＶＧ２は
ゲートバイアスボンディングパッド、ＶＤ１、ＶＤ２は
ドレインバイアスボンディングパッド、ＧＮＤは接地ボ
ンディングパッドである。また、Ｃ１〜Ｃ７はＭＩＭキ
ャパシタ、Ｌ１〜Ｌ５はインダクタ、Ｑ１およびＱ２は
ＧａＡｓＦＥＴ、Ｒ１、Ｒ２は抵抗素子である。マイク
ロ波帯で用いられるＭＭＩＣでは、ＦＥＴの接地端子
（この場合はソース）は、接地性をよくし、入力（ゲー
ト）側との干渉を小さくするために図２に示すように単
独で配置されることが多い。回路構成を説明すると以下
の通りである。Ｃ１、Ｌ１、Ｃ２、Ｒ１で入力側の整合
回路および初段ＦＥＴ（Ｑ１）のゲートバイアス回路を
構成する。同様に２段目のＦＥＴ（Ｑ２）のゲートバイ
アス回路はＬ２、Ｃ３、Ｒ２で構成される。初段ＦＥＴ
と２段目のＦＥＴの間の整合回路はＬ３およびＣ４によ
り構成される。Ｌ４、Ｃ５は初段ＦＥＴ（Ｑ１）のドレ
インバイアス回路を、Ｌ５、Ｃ６は２段目のＦＥＴ（Ｑ
２）のドレインバイアス回路をそれぞれ構成する。Ｃ７
は結合コンデンサである。
【０００４】いま、ここで図２に示すＭＭＩＣチップが
出来上がってから組立が終わるまでの間を考えると、接
地端子（ＧＮＤ）はいまだ接地されていないので、ＦＥ
ＴおよびＦＥＴのソース・ドレインに接続されている素
子以外は基板に対してフローティング状態にある。ＦＥ
Ｔは、ソース−基板間、ドレイン−基板間にリーク電流
パスをもつからソースまたはドレインに接続された素子
はフローティング状態にはならない。このような回路に
ボンディングパッドから静電気が加わった場合、○で囲
んだリークパスをもたないＭＩＭキャパシタＣ１、Ｃ
２、Ｃ３はＦＥＴを通したリークパスをもつＣ４、Ｃ
５、Ｃ６、Ｃ７に較べて静電破壊しやすい。静電破壊耐
性を十分に確保するにはＭＩＭキャパシタの容量を大き
くしたり、容量絶縁膜を厚くしたりすればよい。しか
し、ＭＩＭキャパシタ容量の増加は回路設計上限度があ
り、また回路設計の自由度が低下するため、容量絶縁膜
の厚膜化の方が容易である。容量絶縁膜の厚さを厚くし
て静電破壊耐性を確保する場合、最も耐性の低いとこ
ろ、すなわちＣ１、Ｃ２、Ｃ３に合わせて膜厚を設計し
なければならない。
出来上がってから組立が終わるまでの間を考えると、接
地端子（ＧＮＤ）はいまだ接地されていないので、ＦＥ
ＴおよびＦＥＴのソース・ドレインに接続されている素
子以外は基板に対してフローティング状態にある。ＦＥ
Ｔは、ソース−基板間、ドレイン−基板間にリーク電流
パスをもつからソースまたはドレインに接続された素子
はフローティング状態にはならない。このような回路に
ボンディングパッドから静電気が加わった場合、○で囲
んだリークパスをもたないＭＩＭキャパシタＣ１、Ｃ
２、Ｃ３はＦＥＴを通したリークパスをもつＣ４、Ｃ
５、Ｃ６、Ｃ７に較べて静電破壊しやすい。静電破壊耐
性を十分に確保するにはＭＩＭキャパシタの容量を大き
くしたり、容量絶縁膜を厚くしたりすればよい。しか
し、ＭＩＭキャパシタ容量の増加は回路設計上限度があ
り、また回路設計の自由度が低下するため、容量絶縁膜
の厚膜化の方が容易である。容量絶縁膜の厚さを厚くし
て静電破壊耐性を確保する場合、最も耐性の低いとこ
ろ、すなわちＣ１、Ｃ２、Ｃ３に合わせて膜厚を設計し
なければならない。
【０００５】
【発明が解決しようとする課題】通常、工程の複雑化を
避けるためＭＩＭキャパシタの容量絶縁膜はすべて同一
の膜厚に形成される。そのため、上述したように一番静
電破壊耐量の低いキャパシタの容量絶縁膜を十分な静電
破壊耐量を確保できる膜厚にすると、もともと耐圧上厚
くする必要のない他のキャパシタの容量絶縁膜も厚くな
ってしまい、必要な容量を確保するために大きなＭＩＭ
キャパシタ面積を要することになる。このことが従来チ
ップ面積の縮小化を阻害していた。なんらかの保護回
路、具体的には一時的に電荷を受けるバッファ素子を挿
入すればＭＩＭキャパシタ面積を縮小することができる
と考えられるが、ＭＩＭキャパシタの面積縮小とバッフ
ァ素子分の面積増加が相殺しあうので効果的な対策とは
なりえない。
避けるためＭＩＭキャパシタの容量絶縁膜はすべて同一
の膜厚に形成される。そのため、上述したように一番静
電破壊耐量の低いキャパシタの容量絶縁膜を十分な静電
破壊耐量を確保できる膜厚にすると、もともと耐圧上厚
くする必要のない他のキャパシタの容量絶縁膜も厚くな
ってしまい、必要な容量を確保するために大きなＭＩＭ
キャパシタ面積を要することになる。このことが従来チ
ップ面積の縮小化を阻害していた。なんらかの保護回
路、具体的には一時的に電荷を受けるバッファ素子を挿
入すればＭＩＭキャパシタ面積を縮小することができる
と考えられるが、ＭＩＭキャパシタの面積縮小とバッフ
ァ素子分の面積増加が相殺しあうので効果的な対策とは
なりえない。
【０００６】本発明の課題は、上述した従来のＭＭＩＣ
の問題点を解決することであって、その目的は、ＭＩＭ
キャパシタの面積を増大させることなく静電破壊耐性を
向上させることである。
の問題点を解決することであって、その目的は、ＭＩＭ
キャパシタの面積を増大させることなく静電破壊耐性を
向上させることである。
【０００７】
【課題を解決するための手段】本発明によるモノリシッ
ク高周波ＩＣは、半絶縁性ＧａＡｓ基板上に集積化され
たＦＥＴおよび少なくとも一方の電極がパッドに直接接
続されたキャパシタを含み、前記キャパシタのうち少な
くとも１つは信号入力端子に直接接続されているもので
あって、全ての前記キャパシタの少なくとも一方の電極
はＤＣ的に低抵抗な線路によって当該ＩＣ内のＦＥＴの
ソースまたはドレインに接続されていることを特徴とし
ている。そして、必要に応じて、前記ＤＣ的に低抵抗な
線路は、高周波的には高インピーダンスになされる。ま
た、前記キャパシタはＭＩＭ構造のものが用いられる。
ク高周波ＩＣは、半絶縁性ＧａＡｓ基板上に集積化され
たＦＥＴおよび少なくとも一方の電極がパッドに直接接
続されたキャパシタを含み、前記キャパシタのうち少な
くとも１つは信号入力端子に直接接続されているもので
あって、全ての前記キャパシタの少なくとも一方の電極
はＤＣ的に低抵抗な線路によって当該ＩＣ内のＦＥＴの
ソースまたはドレインに接続されていることを特徴とし
ている。そして、必要に応じて、前記ＤＣ的に低抵抗な
線路は、高周波的には高インピーダンスになされる。ま
た、前記キャパシタはＭＩＭ構造のものが用いられる。
【０００８】［作用］本発明の化合物半導体ＭＭＩＣに
おいては、ＭＩＭキャパシタのボンディングパッドに接
続された側の電極を、ＤＣ的に低抵抗な線路によって、
ＭＭＩＣ上のＦＥＴのソースまたはドレインに接続す
る。理想ＦＥＴではそうではないが、実際のＦＥＴでは
ソース−基板間、ドレイン−基板間のいずれにおいても
電流リークパスが存在する。また、ＭＭＩＣにおいて
は、特に電力増幅器においてはゲート幅が数ｍｍ〜数十
ｍｍという大きなＦＥＴを使うことが多い。したがっ
て、ＭＭＩＣ内のＦＥＴは十分に容量の大きなバッファ
素子として働くことが可能である。すなわち、ＦＥＴの
ソースまたはドレインにＤＣ的に低抵抗な線路によって
接続されたＭＩＭキャパシタはこのようにして形成され
たリークパスの存在により静電破壊耐性が向上し、容量
絶縁膜の薄膜化が可能になる。結果として、ＭＩＭキャ
パシタの面積を低減し、チップサイズを縮小することが
できる。なお、ＭＩＭキャパシタとＦＥＴを高周波的に
高インピーダンスな線路で接続するのは、たとえば図１
のようにソース（ＧＮＤ）側に接続した場合にＦＥＴの
接地性を劣化させないためであり、また出力側から入力
側への干渉が起きないようにするためである。
おいては、ＭＩＭキャパシタのボンディングパッドに接
続された側の電極を、ＤＣ的に低抵抗な線路によって、
ＭＭＩＣ上のＦＥＴのソースまたはドレインに接続す
る。理想ＦＥＴではそうではないが、実際のＦＥＴでは
ソース−基板間、ドレイン−基板間のいずれにおいても
電流リークパスが存在する。また、ＭＭＩＣにおいて
は、特に電力増幅器においてはゲート幅が数ｍｍ〜数十
ｍｍという大きなＦＥＴを使うことが多い。したがっ
て、ＭＭＩＣ内のＦＥＴは十分に容量の大きなバッファ
素子として働くことが可能である。すなわち、ＦＥＴの
ソースまたはドレインにＤＣ的に低抵抗な線路によって
接続されたＭＩＭキャパシタはこのようにして形成され
たリークパスの存在により静電破壊耐性が向上し、容量
絶縁膜の薄膜化が可能になる。結果として、ＭＩＭキャ
パシタの面積を低減し、チップサイズを縮小することが
できる。なお、ＭＩＭキャパシタとＦＥＴを高周波的に
高インピーダンスな線路で接続するのは、たとえば図１
のようにソース（ＧＮＤ）側に接続した場合にＦＥＴの
接地性を劣化させないためであり、また出力側から入力
側への干渉が起きないようにするためである。
【０００９】
【発明の実施の形態】次に、図面を参照して本発明の望
ましい実施の形態について説明する。図１は、図２の回
路にストリップ線路などの線路Ｓ１〜Ｓ３を付加して、
静電破壊耐性の低いＭＩＭキャパシタＣ１〜Ｃ３の静電
破壊耐性を向上させたＭＭＩＣの等価回路図である。Ｓ
１〜Ｓ３は導体の線路であるからＤＣ的には低抵抗であ
る。それぞれのＭＩＭキャパシタＣ１〜Ｃ３の電極のう
ちのボンディングパッド側の電極が、それぞれＳ１〜Ｓ
３によって初段ＦＥＴ（Ｑ１）あるいは２段目のＦＥＴ
（Ｑ２）のソースに接続される。これによって、Ｃ１〜
Ｃ３は電流リークパスをもつことになり、静電破壊耐性
が向上する。ここで、Ｓ１〜Ｓ３を高周波的に高インピ
ーダンスとしておけば、Ｑ１、Ｑ２の接地性を劣化させ
ることはなく、かつ入力側への干渉を小さく抑えること
ができる。Ｓ１〜Ｓ３としては、動作周波数の１／４波
長の長さのストリップ線路（若しくはマイクロストリッ
プ線路）を用いるか、または基板の厚さに対して十分に
細い低抵抗線路を用いればよい。
ましい実施の形態について説明する。図１は、図２の回
路にストリップ線路などの線路Ｓ１〜Ｓ３を付加して、
静電破壊耐性の低いＭＩＭキャパシタＣ１〜Ｃ３の静電
破壊耐性を向上させたＭＭＩＣの等価回路図である。Ｓ
１〜Ｓ３は導体の線路であるからＤＣ的には低抵抗であ
る。それぞれのＭＩＭキャパシタＣ１〜Ｃ３の電極のう
ちのボンディングパッド側の電極が、それぞれＳ１〜Ｓ
３によって初段ＦＥＴ（Ｑ１）あるいは２段目のＦＥＴ
（Ｑ２）のソースに接続される。これによって、Ｃ１〜
Ｃ３は電流リークパスをもつことになり、静電破壊耐性
が向上する。ここで、Ｓ１〜Ｓ３を高周波的に高インピ
ーダンスとしておけば、Ｑ１、Ｑ２の接地性を劣化させ
ることはなく、かつ入力側への干渉を小さく抑えること
ができる。Ｓ１〜Ｓ３としては、動作周波数の１／４波
長の長さのストリップ線路（若しくはマイクロストリッ
プ線路）を用いるか、または基板の厚さに対して十分に
細い低抵抗線路を用いればよい。
【００１０】
【実施例】以下、図１を参照して本発明の第１の実施例
について説明する。この例は、半絶縁性ＧａＡｓ基板上
に形成された、動作周波数が１０ＧＨｚの２段高周波電
力増幅器である。ゲート幅は初段ＦＥＴ（Ｑ１）が１．
５ｍｍ、２段目のＦＥＴ（Ｑ２）が６ｍｍである。ＭＩ
ＭキャパシタＣ１〜Ｃ３は動作周波数の１／４波長のス
トリップ線路（長さ約２ｍｍ）によって、Ｑ１またはＱ
２のソースに接続され、電荷のリークパスが確保されて
いる。１／４波長のストリップ線路で接続することによ
って、Ｃ１〜Ｃ３とＦＥＴのソースは高周波的に分離さ
れた状態になる。
について説明する。この例は、半絶縁性ＧａＡｓ基板上
に形成された、動作周波数が１０ＧＨｚの２段高周波電
力増幅器である。ゲート幅は初段ＦＥＴ（Ｑ１）が１．
５ｍｍ、２段目のＦＥＴ（Ｑ２）が６ｍｍである。ＭＩ
ＭキャパシタＣ１〜Ｃ３は動作周波数の１／４波長のス
トリップ線路（長さ約２ｍｍ）によって、Ｑ１またはＱ
２のソースに接続され、電荷のリークパスが確保されて
いる。１／４波長のストリップ線路で接続することによ
って、Ｃ１〜Ｃ３とＦＥＴのソースは高周波的に分離さ
れた状態になる。
【００１１】その他のＭＩＭキャパシタでは、Ｃ４〜Ｃ
６がＤＣ的に低抵抗なインダクタを介してＱ１またはＱ
２のドレイン側に接続される。Ｃ７は直接Ｑ２のドレイ
ンに接続される。すなわち、Ｃ１〜Ｃ７まで全てのＭＩ
ＭキャパシタがＱ１またはＱ２のソースまたはドレイン
に接続され、部分的に静電破壊耐性の小さなＭＩＭキャ
パシタは存在しなくなる。静電破壊耐性の最小値が向上
するので、容量絶縁膜を薄膜化することができる。した
がって、ＭＩＭキャパシタの面積を縮小することができ
る。
６がＤＣ的に低抵抗なインダクタを介してＱ１またはＱ
２のドレイン側に接続される。Ｃ７は直接Ｑ２のドレイ
ンに接続される。すなわち、Ｃ１〜Ｃ７まで全てのＭＩ
ＭキャパシタがＱ１またはＱ２のソースまたはドレイン
に接続され、部分的に静電破壊耐性の小さなＭＩＭキャ
パシタは存在しなくなる。静電破壊耐性の最小値が向上
するので、容量絶縁膜を薄膜化することができる。した
がって、ＭＩＭキャパシタの面積を縮小することができ
る。
【００１２】再び図１を参照して本発明の第２の実施例
について説明する。本実施例は動作周波数が２ＧＨｚの
２段電力増幅器である。この動作周波数では、１／４波
長が約１１ｍｍ（ＧａＡｓ基板の揚合）と長くなるた
め、１／４波長のストリップ線路を使うのはチップ面積
上好ましくない。したがって、この場合基板の厚さ（２
００μｍとする）に対して十分に幅の細い導体線路（幅
１０μｍ）でＭＩＭキャパシタＣ１〜Ｃ３をＱ１または
Ｑ２のソースと接続する。導体線路には厚さ２〜５μｍ
程度のＡｕメッキ線を用いれば高周波的に十分に高イン
ピーダンスでＤＣ的に低抵抗な配線が得られる。
について説明する。本実施例は動作周波数が２ＧＨｚの
２段電力増幅器である。この動作周波数では、１／４波
長が約１１ｍｍ（ＧａＡｓ基板の揚合）と長くなるた
め、１／４波長のストリップ線路を使うのはチップ面積
上好ましくない。したがって、この場合基板の厚さ（２
００μｍとする）に対して十分に幅の細い導体線路（幅
１０μｍ）でＭＩＭキャパシタＣ１〜Ｃ３をＱ１または
Ｑ２のソースと接続する。導体線路には厚さ２〜５μｍ
程度のＡｕメッキ線を用いれば高周波的に十分に高イン
ピーダンスでＤＣ的に低抵抗な配線が得られる。
【００１３】
【発明の効果】以上説明したように、本発明によるＭＭ
ＩＣは、静電破壊耐性の低いキャパシタのボンディング
パッド側の電極を基板に対するリークパスを有するソー
スまたはドレインに低抵抗線路のよって接続したもので
あるので、本ＩＣ内には部分的に静電破壊耐性の低いキ
ャパシタは存在しなくなる。したがって、本発明によれ
ば、容量絶縁膜を薄膜化することができ、これによりキ
ャパシタを小型化することが可能になり、ＭＭＩＣのチ
ップサイズの縮小化が可能になる。
ＩＣは、静電破壊耐性の低いキャパシタのボンディング
パッド側の電極を基板に対するリークパスを有するソー
スまたはドレインに低抵抗線路のよって接続したもので
あるので、本ＩＣ内には部分的に静電破壊耐性の低いキ
ャパシタは存在しなくなる。したがって、本発明によれ
ば、容量絶縁膜を薄膜化することができ、これによりキ
ャパシタを小型化することが可能になり、ＭＭＩＣのチ
ップサイズの縮小化が可能になる。
【図１】本発明の実施の形態および実施例を説明するた
めの等価回路図。
めの等価回路図。
【図２】従来のＭＭＩＣの等価回路図。
ＩＮ ＲＦ入力ボンディングパッド ＯＵＴ ＲＦ出カボンディングパッド ＶＧ１、ＶＧ２ ゲートバイアスボンディングパッド ＶＤ１、ＶＤ２ ドレインバイアスボンディングパッド ＧＮＤ 接地ボンディングパッド Ｃ１〜Ｃ７ ＭＩＭキャパシタ Ｌ１〜Ｌ５ インダクタ Ｑ１、Ｑ２ ＧａＡｓＦＥＴ Ｒ１、Ｒ２ 抵抗 Ｓ１〜Ｓ３ 線路
Claims (5)
- 【請求項１】 ＦＥＴおよび少なくとも一方の電極がパ
ッドに直接接続されたキャパシタを含み、前記キャパシ
タのうち少なくとも１つは信号入力端子に直接接続され
ている化合物半導体モノリシック高周波ＩＣにおいて、
全ての前記キャパシタの少なくとも一方の電極はＤＣ的
に低抵抗な線路によって当該ＩＣ内のＦＥＴのソースま
たはドレインに接続されていることを特徴とするモノリ
シック高周波ＩＣ。 - 【請求項２】 前記ＤＣ的に低抵抗な線路が高周波的に
は高インピーダンスであることを特徴とする請求項１記
載のモノリシック高周波ＩＣ。 - 【請求項３】 ＦＥＴが多段に接続されて電力増幅器が
構成されていることを特徴とする請求項１記載のモノリ
シック高周波ＩＣ。 - 【請求項４】 前記キャパシタがＭＩＭ構造のキャパシ
タであることを特徴とする請求項１記載のモノリシック
高周波ＩＣ。 - 【請求項５】 前記ＤＣ的に低抵抗な線路が、ストリッ
プ線路若しくはマイクロストリップ線路または基板厚に
対して十分に幅の狭い導体線路であることを特徴とする
請求項１記載のモノリシック高周波ＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09314753A JP3143897B2 (ja) | 1997-11-17 | 1997-11-17 | モノリシック高周波ｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09314753A JP3143897B2 (ja) | 1997-11-17 | 1997-11-17 | モノリシック高周波ｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150426A JPH11150426A (ja) | 1999-06-02 |
| JP3143897B2 true JP3143897B2 (ja) | 2001-03-07 |
Family
ID=18057178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09314753A Expired - Fee Related JP3143897B2 (ja) | 1997-11-17 | 1997-11-17 | モノリシック高周波ｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3143897B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368545A (ja) * | 2001-06-06 | 2002-12-20 | Fujitsu Ten Ltd | 電子回路のノイズ対策方法および電子回路基板 |
| JP2013026540A (ja) | 2011-07-25 | 2013-02-04 | Renesas Electronics Corp | 半導体集積回路装置 |
| WO2013154013A1 (ja) * | 2012-04-12 | 2013-10-17 | 株式会社村田製作所 | 電力増幅器 |
| JP2016111400A (ja) * | 2014-12-02 | 2016-06-20 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 高周波電力増幅装置及び無線通信装置 |
-
1997
- 1997-11-17 JP JP09314753A patent/JP3143897B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11150426A (ja) | 1999-06-02 |
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