JPH04206742A - 増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、増幅回路に関し、例えばＣ０Ｄ（電荷結合
素子）固体撮像素子における信号電荷を増幅して出力さ
せる増幅回路に利用して有効な技術に関するものである
。

〔従来の技術〕

ＣＣＤ固体撮像素子では、ＣＣＤからの信号電荷は出力
拡散層（構造上等価的にダイオードの形態で示される）
に転送され、その接合容量からなるキャパシタにより信
号電圧の形態に変換される。

この信号電圧は、増幅ＭＯＳ　Ｆ　ＥＴと負荷ＭＯＳＦ
ＥＴからなるソースフォロワ回路を介して出力される。

このような増幅回路は、浮遊拡散層型増幅器（ＦＤＡ；
Ｆｌｏａｔｉｎｇ　　Ｄｉｆｆｕｓｉｏｎ　Ａｍｐｌｉ
ｆｉｅｒ）と呼ばれる。上記出力拡散層に設けられるリ
センｌ−Ｍ０３ＦＥＴは、上記信号電荷に対応した信号
電圧が増幅されて出力されると、言い換えるならば、次
の信号電荷が転送される前にリセットパルスにより上記
キャパシタに保持された信号電荷を基準電圧によりリセ
ットさせる。

このようなＦＤＡに関しては、例えばラジオ技術社昭和
６１年１１月３日発行ｒＣＣＤカメラ技術」頁６４があ
る。

〔発明が解決しようとする課題〕

上記ＦＤＡの感度は、リセットＭＯＳ　Ｆ　ＥＴや増幅
ＭＯＳＦＥＴにおける寄生容量及び出力拡散層からなる
合成容１Ｅ（ｌ！と、ソースフォロワ回路のゲイン（Ａ
ｓ＜１）の積（Ａｓ／Ｃ）に比例する。

上記ゲインＡＳの向上にはＡｓ＜ｌのように限界があり
、ＦＤＡの感度向上にはいかに合成容量値を小さくする
かにかかっている。このため、従来のＦＤＡにおいては
、容量値を小さくするために出力拡散層や増幅ＭＯＳ　
Ｆ　ＥＴ等を如何に小さく形成するかに心血が注がれて
いる。しかしながら、増幅ＭＯＳ　Ｆ　ＥＴのサイズを
小さくすると必然的に出力電力も小さくなり、後段の負
荷駆動能力が無くなるという矛盾を含んでいる。

この発明の目的は、簡単な構成により感度向上を実現し
た増幅回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、信号電荷を受けるキャパシタの電圧信号を受
けるソースフォロワ回路を構成する増幅ＭＯＳＦＥＴの
ゲート絶縁膜の膜圧を同一半導体基板上に形成される他
のゲート絶縁膜より厚く形成する。

〔作　用〕

上記した手段よれば、増幅ＭＯＳＦＥＴのゲート容量を
大幅に小さくできることに伴い検出容量の容量値を小さ
くでき、転送された信号電荷に対して大きな信号電圧が
得られるから高感度化が可能になる。

〔実施例〕

第１図には、この発明が適用されたＣＯＤ固体撮像素子
に用いられる増幅回路の一実施例の回路図が示されてい
る。同図の各回路素子は、公知の半導体集積回路の製造
技術により、ＣＯＤ固体撮像素子を構成する他の素子と
ともに単結晶シリコンのような１個の半導体基板上にお
いて形成される。

後述するようなＣＯＤ転送回路を通して転送された信号
電荷は、Ｐ型の半導体基板（Ｐ　−Ｓ　ＵＢ）又はＮ型
半導体基板上に形成されたＰ型ウェル領域の表面に形成
されたＮ゛層からなる出力拡散層に入力される。この出
力拡散層Ｎ゛は、上記Ｐ型基板又はＰ型ウェル領域とに
より等価的にダイオードの形態で示され、その接合容量
に上記信号電荷が保持される。

上記出力拡散層Ｎ゛には、その信号電荷に対応した電圧
信号が増幅回路を通して出力され、次の信号電荷が転送
される前にリセット（掃き出し）を行うためにリセット
ＭＯＳＦＥＴＱＩが接続される。このリセットＭＯＳＦ
ＥＴＱＩは、リセットパルスＲＧによりオン状態にされ
て出力拡散層Ｎ“にリセット電圧ＲＤを与える。

上記出力拡散層Ｎ＋は、増幅ＭＯＳＦＥＴＱ２のゲート
に接続される。増幅ＭＯＳＦＥＴＱ２は、そのソースに
ゲートとソースが接地されたデイプレッション型ＭＯＳ
ＦＥＴＱ３が負荷として設けられてソースフォロワ回路
を構成する。

上記ＣＯＤ転送回路を通して転送された信号電荷Ｑは、
上記出力拡散層Ｎ゛におけるＰＮ接合容量Ｃ３とリセッ
トＭＯＳＦＥＴＱ２のソース、ドレイン間のオーバーラ
ツプ容量Ｃ１及び増幅ＭＯＳＦＥＴＱＩのゲート容量Ｃ
３の合成容量Ｃ（Ｃ１＋ｃ２＋Ｃ３）により、Ｖ＝Ｑ／
Ｃの電圧に変換される。

このようにキャパシタＣの電圧信号は、増幅ＭＯＳＦＥ
ＴＱ２と負荷ＭＯＳＦＥＴＱ３からなるソースフォロワ
回路により電力増幅される。この初段増幅回路の出力信
号は、増幅ＭＯＳＦＥＴＱ４と上記同様な負荷ＭＯ５Ｆ
ＥＴＱ５により電力増幅されて出力端子Ｖｏｕｔから出
力される。

上記のように信号電荷を電圧信号に変換する検出容量Ｃ
の容量値を小さくすると、Ｖ＝Ｑ／Ｃの式より大きな電
圧信号■を得ることができ、高感度化が可能になる。

そこで、この実施例では、出力拡散層Ｎ゛に接続される
増幅ＭＯＳＦＥＴＱ２のゲート容量Ｃ２を低減されるた
めに、そのゲート絶縁膜の膜圧を厚く形成するものであ
る。これにより、ゲート入力容量Ｃ２の容量値は膜圧に
反比例して大幅に小さくすることができる。これにより
、増幅ＭＯＳＦＥＴＱ２のサイズを極端に小さくするこ
となく入力容量Ｃ２を低減させることができる。この結
果、検出容ｉｔＣ（Ｃ１十Ｃ２＋Ｃ３）は、上記ゲート
容量Ｃ２の低減に伴い小さくすることができるから、上
記電圧変換式Ｖ＝Ｑ／Ｃより、同じ信号電荷Ｑに対して
検出容量Ｃの容量値を減少させた分だけ電圧Ｖを大きく
することができる。

ちなみに、Ｃ２の容量値が検出容量Ｃの容量値の７０％
を占めている場合、平面寸法をそのままでゲート絶縁膜
の膜圧を３５０人から１０００人に厚くするだけで、Ｃ
２の容量値が約３０％に低減できる。これにより検出容
量Ｃの容量値が５０％も減少することとなり、信号電荷
が同じでも出力電圧は２倍に大きくできる。そして、ソ
ースフォロワ回路を縦列接続することにより、出力端子
では大きな負荷駆動能力を持つようにされるから、高速
読み出しが可能になる。これにより、例えば、多画素化
に伴い信号電荷の減少を補うような高感度化と、高速動
作化を合わせ持つＣＣＤ固体撮像素子が得られる。

第２Ａ図ないし第２Ｃ図には、上記増幅ＭＯＳＦＥＴＱ
２と他のＭＯＳＦＥＴＱ４の製造方法の一実施例の製造
工程断面図が示されている。

第２Ａ図においては、Ｐ型半導体基板（又はＮ型半導体
基板上に形成されたＰ型ウェル領域）上の素子分離領域
には厚い厚さのフィールド絶縁膜を２を形成した後に、
素子形成領域には厚い厚さのゲート絶縁膜３を形成する
。このゲート絶縁膜３の膜圧は、上記増幅ＭＯＳＦＥＴ
Ｑ２のゲート絶縁膜に対応して厚く形成される。そして
、ＭＯ５ＦＥＴＱ２が形成されるべき素子形成領域のゲ
ート絶縁膜上には、ゲート電極を構成するポリシリコン
層４を写真技術により形成する。

第２Ｂ図においては、コントロールエツチング技術によ
り、上記絶縁膜の表面を全体的にハーフエツチングする
。この場合、増幅ＭＯ５ＦＥＴＱ２が形成される部分は
、上記ポリシリコン層４がマスクとなってゲート絶縁膜
は厚いままとされる。

それ故、代表として示されたＭＯ５ＦＥＴＱ４等が形成
される他の素子形成領域上のゲート絶縁膜は、上記のよ
うなハーフエツチングによって薄くされたゲート絶縁膜
３′となり、その上にゲート電極４゛が上記同様な写真
技術により形成される。

第２Ｃ図においては、上記ゲート電極４．４′とフィー
ルド絶縁膜２をマスクとしてイオン打ち込み法によりＮ
型不純物を導入が行われてソース。

ドレイン領域５が形成されるとともにポリシリコン層４
．４′にもＮ型不純物を導入が行わせて導体層とされる
。

なお、ＣＣＤ転送路を構成したり、増幅ＭＯＳＦＥＴＱ
２．Ｑ４に対する配線を形成する工程が必要とされるが
、この発明には直接関係がないのでその説明は省略する
。

このように比較的簡単な製造工程の追加により上記実施
例のＭＯＳＦＥＴＱ２とＣ４のようにゲート絶縁膜の膜
圧の異なる２種類のＭＯＳＦＥＴを形成することができ
る。

第３図には、この発明が適用されるＣＣＤ固体撮像素子
の一実施例の概略回路構成図が示されている。

同図では、発明の理解を容易にするため２行２列の合計
４個からなる光ダイオードＤ１〜Ｄ４が代表として例示
的に示されている。実際には、複数行と複数列に光ダイ
オードをマトリックス状に配置して、公知のように全体
で約２０万から約４０万のような多数の光ダイオードが
設けられるものである。

光ダイオードＤＩのアノード側は回路の接地電位点に接
続され、カソード側にフォトゲート（以下単にＰＧゲー
トという）が設けられて、光電変換された信号電荷が垂
直ＣＣＤ　（以下、ＶＣＣＤという）のｖ１ゲートに転
送される。同じ列の他の光ダイオードＤ２は、ＰＧゲー
トを介してＶＣＣＤの■３ゲートに転送される。他の列
の光ダイオードＤ３．Ｄ４も上記同様にＰＧゲートを介
してそれに対応したＶＣＣＤに転送される。

ＶＣＣＤの最終段の信号電荷は、水平ＣＣＤ（以下ＨＣ
ＣＤという）に転送される。ＨＣＣＤは、ＶＣＣＤから
次の信号電荷が転送されるまでの間に転送パルスＨ１，
Ｈ２に同期して高速に電荷転送動作を行い、信号電荷を
電圧信号に変換する上記のような検出容量Ｃに伝える。

ＨＣＣＤの出力部に設けられるＯＧはアウトプントゲー
トであり、ＨＣＣＤの信号電荷がスムーズに検出容量Ｃ
に転送させるよう作用する。上記検出容量Ｃにより信号
電荷は電圧信号に変換され、前記第１図に示したような
回路構成のアンプＡｍｐにより増幅されて出力端子Ｖｏ
ｕｔから送出される。上記検出容量Ｃに転送された信号
電荷は、上記アンプＡｍｐを通して電圧信号として出力
されると、リセットＭＯＳＦＥＴＱにより１画素毎にリ
セット、言い換えるならば掃き出される。ＲＧはリセッ
トゲートパルスであり、ＲＤはリセット電圧である。

このＣＣＤ固体撮像素子の信号電荷の読み出し動作の概
略を次に説明する。

ＰＣパルスがハイレベルにされると、ＰＣゲートと接続
されるＶＣＣＤの■１ゲートとＶ３ゲートがハイレベル
にされる。これにより、光ダイオードＤｉ、Ｄ２　（Ｄ
３．Ｄ４）の光電変換電荷がＶＣＣＤのｖｌ、ｖ３ゲー
トに読み出される。

次に、例えば奇数フィールドではＶ２ゲートがハイレベ
ルにされる。これにより、ＶｌとＶ３ゲート下の信号電
荷が混合されてｖ２ゲート下に一旦集められる。以下、
次のタイミングではＶ３ゲートがハイレベルに、更に次
のタイミングではＶ４ゲートがハイレベルにされて上記
信号電荷が下方向に転送される。

以下、■１〜ｖ４の順序で各ゲートがハイレベルにされ
て、それより上に配置される光ダイオードにより変換さ
れた光電変換電荷を上記同様に転送するものである。

また、偶数フィールドでは、上記の■２ゲートに代わっ
てＶ４がハイレベルにされる。これにより、１行ずれて
■３とＶ１ゲート下の信号電荷が混合されてｖ４ゲート
下に一旦集められる。以下、次のタイミングでは■１ゲ
ートがハイレベルに、更に次のタイミングでは■２ゲー
トがハイレベルにされて上記信号電荷が下方向転送され
る。このように奇数フィールドと偶数フィールドとで信
号電荷の組み合わせを１行シフトすることより等価的に
インクレースでの読み出しが行われる。

上記の実施例から得られる作用効果は、下記の通りであ
る。

（１）信号電荷を受けるキャパシタの電圧信号を受ける
ソースフォロワ回路を構成する初段増幅ＭＯＳＦＥＴの
ゲート絶縁膜の膜圧を同一半導体基板上に形成される他
のゲート絶縁膜より厚く形成することにより、初段増幅
ＭＯ５ＦＥＴのゲート容量を大幅に小さくできることに
伴い信号電荷を電圧信号に変換する検出容量の容量値を
小さくでき、転送された信号電荷に対して大きな信号電
圧に変換されて高感度化が図られるという効果が得られ
る。

（２）初段増幅ＭＯＳＦＥＴのゲート絶縁膜の膜圧を厚
くする方法として、ハーフエツチング技術を用いること
により比較的簡単に上記２種類のゲート絶縁膜を持つＭ
ＯＳＦＥＴを形成するこ・とがでのるという効果が得ら
れる。

（３）　　ソースフォロワ回路を複数段縦列接続し、初
段増幅ＭＯＳＦＥＴのゲート絶縁膜のみを厚く形成する
ことにより、高感度化と高速読み出しが可能になるとい
う効果が得られる。

以上本発明者によりなされた発明を実施例に基づき具体
的に説明したが、本願発明は前記実施例に限定されるも
のではな（、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図において
、初段増幅回路の出力信号は、ソース接地増幅ＭＯＳＦ
ＥＴに入力して反転増幅させるものであってもよい。こ
のように反転増幅回路を設けた場合には、電圧利得を持
つからいっそうの高感度化が可能になる。また、第２Ｂ
図において、他の素子形成領域の厚い厚さのゲート絶縁
膜を全面的に除去して、あらためて薄いゲート絶縁膜３
゛を形成するものであってもよい。このように、２種類
のゲート絶縁膜を持つＭＯＳ　Ｆ　ＥＴを形成する方法
、言い換えるならば、初段のソースフォロワ回路の増幅
ＭＯ５ＦＥＴＱ２のゲート絶縁膜のみを厚く形成する製
造方法は種々の実施形態を採ることができるものである
。

さらに、第３図に示したＣＣＤ固体撮像素子において、
垂直ＣＯＤは４相クロツクを用いるもの他、３相クロン
クを用いるもの等種々の実施形態を採ることができる。

この発明に係る増幅回路は、ラインセンサやエリアセン
サを構成するＣＣＤ固体撮像素子の他、単に受光量に応
じた信号電荷を形成する光ダイオードと、その信号電荷
を増幅する増！４回路等からなる微弱光モニター素子又
は光センサー素子にも利用できる。すなわち、この発明
に係る増幅回路は、微小な信号電荷を増幅する回路に広
く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、信号電荷を受けるキャパシタの電圧信号を
受けるソースフォロワ回路を構成する初段増幅ＭＯＳＦ
ＥＴのゲート絶縁膜の膜圧を同一半導体基板上に形成さ
れる他のゲート絶縁膜より厚く形成することにより、初
段増幅ＭＯＳＦＥＴのゲート容量を大幅に小さくできる
ことに伴い信号電荷を電圧信号に変換する検出容量の容
量値を小さくでき、転送された信号電荷に対して大きな
信号電圧に変換されて高感度化が図られる。

【図面の簡単な説明】

第１図は、この発明に係る増幅回路の一実施例を示す回
路図、 第２Ａ図ないし第２Ｃ図は、上記増幅回路に用いられる
ＭＯＳ　Ｆ　ＥＴの製造方法の一例を説明するための製
造工程断面図、 第３図は、この発明が適用されるＣＣＤ固体撮像素子の
一実施例を示す概略構成図である。 Ｃ１〜Ｃ５・・ＭＯＳＦＥＴ、、Ｃ１〜Ｃ３・・キャパ
シタ、Ｃ・・検出容量、Ｐ−３ＵＢ・・基板、Ｎ゛　・
・出力拡散層、１・・基板、２・・フィールド絶縁膜、
３，３゛　・・ゲート絶縁膜、４゜４”　・・ゲート電
極、５・・ソース、ドレイン、Ｄ１〜Ｄ４・・光ダイオ
ード、ＰＧ・・フォトゲート、ＶＣＣＤ−−垂直ＣＣＤ
、ＨＣＣＤ・・水平ＣＣＤ、ＯＧ・・アウトプットゲー
ト、Ａｍｐ・・増幅回路。

Claims (1)

1. 【特許請求の範囲】 １、信号電荷を受けるキャパシタと、このキャパシタの
   電圧を受ける増幅ＭＯＳＦＥＴと、この増幅ＭＯＳＦＥ
   Ｔのソース側に設けられる負荷手段とを備えたソースフ
   ォロワ回路を備え、上記増幅ＭＯＳＦＥＴのゲート絶縁
   膜の膜圧を同一半導体基板上に形成される他のゲート絶
   縁膜より厚く形成してなることを特徴とする増幅回路。 ２、上記増幅ＭＯＳＦＥＴは、比較的厚く形成されたゲ
   ート絶縁膜上にゲート電極が形成されてなり、他のＭＯ
   ＳＦＥＴは上記ゲート電極をマスクとしたハーフエッチ
   ング技術により薄く形成されたゲート絶縁膜上にゲート
   電極が形成されるものであることを特徴とする特許請求
   の範囲第１項記載の増幅回路。 ３、上記ソースフォロワ回路は複数段縦列接続されてな
   り、初段回路の増幅ＭＯＳＦＥＴのみが上記厚い厚さの
   ゲート絶縁膜を持つものであることを特徴とする特許請
   求の範囲第１又は第２項記載の増幅回路。