JPH0550022B2 - - Google Patents
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- JPH0550022B2 JPH0550022B2 JP59230247A JP23024784A JPH0550022B2 JP H0550022 B2 JPH0550022 B2 JP H0550022B2 JP 59230247 A JP59230247 A JP 59230247A JP 23024784 A JP23024784 A JP 23024784A JP H0550022 B2 JPH0550022 B2 JP H0550022B2
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- JP
- Japan
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- program
- mode
- control
- instruction
- arithmetic
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Multi Processors (AREA)
- Processing Or Creating Images (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、プログラム制御式のプロセツサに関
し、特に、複数の演算部を有し、信号処理や画像
処理に適したプロセツサに関する。
し、特に、複数の演算部を有し、信号処理や画像
処理に適したプロセツサに関する。
データ処理装置の処理速度を増すために、複数
のプロセツサを結合して並行動作を行なわせるこ
とは、古くから知られている。例えば、インテル
社の“Component Date Catalog”1981年版７
−51〜７−57、７−64〜７−75頁には、高速処理
のために、入出力プロセツサ8089、あるいは数値
演算プロセツサ8087が、CPUとしてのプロセツ
サ8086又は8088と結合されて、並行動作を行なう
形態が示されている。
のプロセツサを結合して並行動作を行なわせるこ
とは、古くから知られている。例えば、インテル
社の“Component Date Catalog”1981年版７
−51〜７−57、７−64〜７−75頁には、高速処理
のために、入出力プロセツサ8089、あるいは数値
演算プロセツサ8087が、CPUとしてのプロセツ
サ8086又は8088と結合されて、並行動作を行なう
形態が示されている。
前記の入出力プロセツサ8089は、CPUから起
動されると、それ独自のプログラムに従つて独立
に処理を進める。この型の結合は、各プロセツサ
独立性が強いため、起動、処理終了通知、タイミ
ング調整などのための通信プログラムを必要とす
る。信号処理や画像処理のように、高速でしかも
小刻みな処理が多く必要とされる分野において
は、前記の通信プログラムの実行がオーバヘツド
となつて、充分な処理速度を得るのが困難であ
る。
動されると、それ独自のプログラムに従つて独立
に処理を進める。この型の結合は、各プロセツサ
独立性が強いため、起動、処理終了通知、タイミ
ング調整などのための通信プログラムを必要とす
る。信号処理や画像処理のように、高速でしかも
小刻みな処理が多く必要とされる分野において
は、前記の通信プログラムの実行がオーバヘツド
となつて、充分な処理速度を得るのが困難であ
る。
また、前記の数値演算プロセツサ8087は、前記
8089とは逆に、ほぼ完全にCPUに隷属し、CPU
が逐次的に取出してする単一プログラムの命令中
の一部（浮動小数点演算、特殊関数計算など）の
実行を分担するにすぎない。この型の結合は、通
信プログラムによるオーバヘツドがない代りに、
独立性の強い複数のプログロムルーチンを並行し
て実行するには適していない。
8089とは逆に、ほぼ完全にCPUに隷属し、CPU
が逐次的に取出してする単一プログラムの命令中
の一部（浮動小数点演算、特殊関数計算など）の
実行を分担するにすぎない。この型の結合は、通
信プログラムによるオーバヘツドがない代りに、
独立性の強い複数のプログロムルーチンを並行し
て実行するには適していない。
本発明の目的は、複数の演算部の協同形態が必
要に応じて変更されることにより、高速かつ柔軟
な処理能力を備えたプロセツサを、提供すること
にある。
要に応じて変更されることにより、高速かつ柔軟
な処理能力を備えたプロセツサを、提供すること
にある。
〔発明の概要〕
本発明によれば、複数の演算部と第１及び第２
のプログラム制御機構とが設けられ、通常モード
においては、全演算部が第１プログラム制御機構
の制御下に置かれて、単一のプログラム（第１プ
ログラム）に属する各命令が全演算部を制御し、
これらの演算部の並行動作により各命令が高速に
実行される。しかし、マルチプログラムモードに
おいては、第２プログラム制御機構が並行して動
作し、演算部の一部は、第１プログラム制御機構
から切離されて、第２プログラム制御機構の制御
下に置かれ、別のプログラム（第２プログラム）
の命令によつて制御される。したがつて、このモ
ードにおいては、２つの独立したプログラムの並
走による高速処理が行なわれる。通常モードから
マルチプログラムモードへの切替えは、第１プロ
グラム中の特定の命令に応じて遂行される。
のプログラム制御機構とが設けられ、通常モード
においては、全演算部が第１プログラム制御機構
の制御下に置かれて、単一のプログラム（第１プ
ログラム）に属する各命令が全演算部を制御し、
これらの演算部の並行動作により各命令が高速に
実行される。しかし、マルチプログラムモードに
おいては、第２プログラム制御機構が並行して動
作し、演算部の一部は、第１プログラム制御機構
から切離されて、第２プログラム制御機構の制御
下に置かれ、別のプログラム（第２プログラム）
の命令によつて制御される。したがつて、このモ
ードにおいては、２つの独立したプログラムの並
走による高速処理が行なわれる。通常モードから
マルチプログラムモードへの切替えは、第１プロ
グラム中の特定の命令に応じて遂行される。
マルチプログラムモードから通常モードへの切
替えは、第２プログラム中の特定の命令に応じて
行なわれてもよいし、第１プログラム中の他の特
定命令に応じて行なわれてもよい。
替えは、第２プログラム中の特定の命令に応じて
行なわれてもよいし、第１プログラム中の他の特
定命令に応じて行なわれてもよい。
第１図は、本発明の一実施例を示す。第１演算
部１及び第２演算部２は、周知の算術論理演算器
（ALU）、レジスタ群及びそれらに対する制御回
路を有し、データに対する演算やアドレス計算な
どを行なう。外部（外部メモリ、入出力機器等）
との通信については、制御信号（リード／ライト
信号等）は制御バス１１１，２１１に送出され、
アドレスはアドレスバス１１２，２１２に送出さ
れ、そして、データの授受はデータバス１１３，
２１３を介して行なわれる。第１プログラムメモ
リ部３及び第２プログラムメモリ部４（以下それ
ぞれ第1PM及び第2PMと略記）は、それぞれ第
１プログラム及び第２プログラムを保持し、それ
らの内容は、それぞれ第１プログラムカウンタ５
及び第２プログラムカウタ６（以下それぞれ第
1PC及び第2PCと略記）に従つて、１命令ずつ読
出される。
部１及び第２演算部２は、周知の算術論理演算器
（ALU）、レジスタ群及びそれらに対する制御回
路を有し、データに対する演算やアドレス計算な
どを行なう。外部（外部メモリ、入出力機器等）
との通信については、制御信号（リード／ライト
信号等）は制御バス１１１，２１１に送出され、
アドレスはアドレスバス１１２，２１２に送出さ
れ、そして、データの授受はデータバス１１３，
２１３を介して行なわれる。第１プログラムメモ
リ部３及び第２プログラムメモリ部４（以下それ
ぞれ第1PM及び第2PMと略記）は、それぞれ第
１プログラム及び第２プログラムを保持し、それ
らの内容は、それぞれ第１プログラムカウンタ５
及び第２プログラムカウタ６（以下それぞれ第
1PC及び第2PCと略記）に従つて、１命令ずつ読
出される。
第２図ａは、第１プログラムの命令の基本的な
フオーマツトを示す。第１演算フイールド３１は
第１演算部１の動作を指示し、第２演算フイール
ド３２は通常第２演算部の動作を指示する。制御
フイールド３３は、総合的な制御とシーケンスの
制御に関する制御情報のためのフイールドであ
る。第３図は、第２プログラムの命令のフオーマ
ツトを示す。演算フイールド４１は第２演算部２
の動作を指示し、制御フイールド４２は第１プロ
グラム命令の制御フイールド３３と同様である。
ただし、これらの命令のフイールド割付けは、命
令の種類によつて若干変化する。
フオーマツトを示す。第１演算フイールド３１は
第１演算部１の動作を指示し、第２演算フイール
ド３２は通常第２演算部の動作を指示する。制御
フイールド３３は、総合的な制御とシーケンスの
制御に関する制御情報のためのフイールドであ
る。第３図は、第２プログラムの命令のフオーマ
ツトを示す。演算フイールド４１は第２演算部２
の動作を指示し、制御フイールド４２は第１プロ
グラム命令の制御フイールド３３と同様である。
ただし、これらの命令のフイールド割付けは、命
令の種類によつて若干変化する。
第１制御回路７は、第１プログラム命令の制御
フイールド３３に応答して、分岐に伴う判断や、
第1PC５の更新又は変更などを行なう。第２制御
回路８は、第２プログラム命令の制御フイールド
４２及び第2PC６に関して、前記と同様に機能す
る。切替回路９は、第１プログラム命令の第２演
算フイールド３２又は第２プログラム命令の演算
フイールド４１を切替えて、第２演算部２に供給
する。判定回路１０は、後で詳述するように、第
１プログラム中のマルチプログラムモード移行命
令（以下MP移行命令と略記）に応答して、第
2PC６、第２制御回路８及び切替回路９を制御す
る。
フイールド３３に応答して、分岐に伴う判断や、
第1PC５の更新又は変更などを行なう。第２制御
回路８は、第２プログラム命令の制御フイールド
４２及び第2PC６に関して、前記と同様に機能す
る。切替回路９は、第１プログラム命令の第２演
算フイールド３２又は第２プログラム命令の演算
フイールド４１を切替えて、第２演算部２に供給
する。判定回路１０は、後で詳述するように、第
１プログラム中のマルチプログラムモード移行命
令（以下MP移行命令と略記）に応答して、第
2PC６、第２制御回路８及び切替回路９を制御す
る。
通常モードにおいて、切替回路９は、第１プロ
グラム命令の第２演算フイールド３２を第２演算
部２に供給し、第１演算フイールド３１はもちろ
ん第１演算部１に供給され、かくて、第1PC５に
基づき第1PM３から逐次読出される第１プログ
ラム命令が、第１演算部１と第２演算部２の双方
を制御する。すなわち、通常モードにおいては、
両演算部が協同して第１プログラムを実行する。
グラム命令の第２演算フイールド３２を第２演算
部２に供給し、第１演算フイールド３１はもちろ
ん第１演算部１に供給され、かくて、第1PC５に
基づき第1PM３から逐次読出される第１プログ
ラム命令が、第１演算部１と第２演算部２の双方
を制御する。すなわち、通常モードにおいては、
両演算部が協同して第１プログラムを実行する。
第１プログラムの実行中にMP移行命令に遭遇
すると、マルチプログラムモードに移行し、以
降、第２プログラムの実行が、第２演算部２を用
いて、第１プログラムと並行して行なわれる。
MP移行命令の一例を第２図ｂに示す。この命令
は、第２塩算時フイールド３２中の特定のビツト
32−１に“１”を持ち、このとき、同フイールド
の残余のビツト群32−２は、起動すべき第２プロ
グラムの先頭アドレスを示す。なお、通常命令に
おいては、ビツト32−１は“０”で、ビツト群32
−２が第２演算部２の動作内容を規定することに
なる。
すると、マルチプログラムモードに移行し、以
降、第２プログラムの実行が、第２演算部２を用
いて、第１プログラムと並行して行なわれる。
MP移行命令の一例を第２図ｂに示す。この命令
は、第２塩算時フイールド３２中の特定のビツト
32−１に“１”を持ち、このとき、同フイールド
の残余のビツト群32−２は、起動すべき第２プロ
グラムの先頭アドレスを示す。なお、通常命令に
おいては、ビツト32−１は“０”で、ビツト群32
−２が第２演算部２の動作内容を規定することに
なる。
判定回路１０は、前記のビツト32−１を監視
し、それが“１”であることを検出すると、制御
信号１０１を発生して、ビツト群32−２、すなわ
ち第２プログラムの先頭アドレスを第2PC６にセ
ツトするとともに、第２制御回路８を起動し、か
つ、切替回路９を切替えて、第２プログラム命令
の演算フイールド４１が第２演算部２に供給され
るようにする。以後、第１演算部１と第１制御回
路７は、第1PC５に従つて第1PM３から読出さ
れる第１プログラムを実行し、これと並行して、
第２演算部２と第２制御回路８は、第2PC６に従
つて第2PM４から読出される第２プログラムを
実行する。
し、それが“１”であることを検出すると、制御
信号１０１を発生して、ビツト群32−２、すなわ
ち第２プログラムの先頭アドレスを第2PC６にセ
ツトするとともに、第２制御回路８を起動し、か
つ、切替回路９を切替えて、第２プログラム命令
の演算フイールド４１が第２演算部２に供給され
るようにする。以後、第１演算部１と第１制御回
路７は、第1PC５に従つて第1PM３から読出さ
れる第１プログラムを実行し、これと並行して、
第２演算部２と第２制御回路８は、第2PC６に従
つて第2PM４から読出される第２プログラムを
実行する。
MP移行命令の変形として、第１演算フイール
ド３１に移行指示コード又はビツトを置き、第２
演算フイールド３２の全部を第２プログラム先頭
アドレスに割当ててもよい。この場合、判定回路
１０は、いうまでもなく、第１演算フイールド３
１を監視することになる。
ド３１に移行指示コード又はビツトを置き、第２
演算フイールド３２の全部を第２プログラム先頭
アドレスに割当ててもよい。この場合、判定回路
１０は、いうまでもなく、第１演算フイールド３
１を監視することになる。
また、他の変形として、第２図ｃに示すよう
に、第１プログラム命令の制御フイールド３３に
MP移行を指示するコードを置いてもよい。その
場合には、第４図に示すように、判定回路１０は
見掛上除去され、代りに、第１制御回路７が第２
プログラムの駆動のための制御信号１０１を発生
する。
に、第１プログラム命令の制御フイールド３３に
MP移行を指示するコードを置いてもよい。その
場合には、第４図に示すように、判定回路１０は
見掛上除去され、代りに、第１制御回路７が第２
プログラムの駆動のための制御信号１０１を発生
する。
次に、マルチプログラムモードから通常モード
への復帰を説明する。この復帰には、第２プログ
ラムが正常に完了した時点で通常モードに戻る場
合と、外部状況の異常等により第２プログラムの
途中で強制的に通常モードに戻される場合とがあ
る。前者を正常復帰、後者を強制復帰と呼ぶこと
にする。
への復帰を説明する。この復帰には、第２プログ
ラムが正常に完了した時点で通常モードに戻る場
合と、外部状況の異常等により第２プログラムの
途中で強制的に通常モードに戻される場合とがあ
る。前者を正常復帰、後者を強制復帰と呼ぶこと
にする。
正常復帰のためには、第２プログラムのための
命令セツト中に通常モードへの復帰を指示する命
令（正常復帰命令）を用意し、第２プログラムの
最後にこの命令を置く。正常復帰指示コードが制
御フイールド４２に置かれる命令形式の場合、こ
の命令を検出した第２制御回路８は、MPモード
への移行時と逆に、第２制御回路自身を停止させ
るとともに、制御線１０２により切替回路９を復
旧し、第２演算部２に対する第１プログラム命令
の第２演算フイールド３２の供給を再開させ、同
時にその旨を第１制御回路７に通知する。別の形
態として、第２プログラム命令の演算フイールド
の特定のビツトを、正常復帰の指示のために用い
てもよい。この場合、このビツトを監視して制御
信号１０２等を発生するための第２判定回路（図
示省略）を設ける。
命令セツト中に通常モードへの復帰を指示する命
令（正常復帰命令）を用意し、第２プログラムの
最後にこの命令を置く。正常復帰指示コードが制
御フイールド４２に置かれる命令形式の場合、こ
の命令を検出した第２制御回路８は、MPモード
への移行時と逆に、第２制御回路自身を停止させ
るとともに、制御線１０２により切替回路９を復
旧し、第２演算部２に対する第１プログラム命令
の第２演算フイールド３２の供給を再開させ、同
時にその旨を第１制御回路７に通知する。別の形
態として、第２プログラム命令の演算フイールド
の特定のビツトを、正常復帰の指示のために用い
てもよい。この場合、このビツトを監視して制御
信号１０２等を発生するための第２判定回路（図
示省略）を設ける。
強制復帰のためには、第１プログラム中にその
ための命令を用意する。この命令は、例えば、第
２演算フイールド３２中の特定のビツトを“１”
にすることによつて実現され、判定回路１０がこ
のビツトを検出して、制御信号１０１により前述
の復帰動作を行なわせる。あるいは、制御フイー
ルド３３に強制復帰指示コードを置き、第１制御
回路７がこれを検出して前記の復帰動作を制御す
るようにしてもよい。
ための命令を用意する。この命令は、例えば、第
２演算フイールド３２中の特定のビツトを“１”
にすることによつて実現され、判定回路１０がこ
のビツトを検出して、制御信号１０１により前述
の復帰動作を行なわせる。あるいは、制御フイー
ルド３３に強制復帰指示コードを置き、第１制御
回路７がこれを検出して前記の復帰動作を制御す
るようにしてもよい。
両制御回路間の適当な通信手段と前記のような
強制復帰機構があれば、正常復帰命令は必ずしも
必要でない。例えば、フラグを設け、第１プログ
ラム命令セツト中、このフラグをセツトする命令
と、このフラグがリセツトされていることを条件
とするジヤンプ命令を用意し、他方、第２プログ
ラム命令セツト中には、このフラグをリセツトす
る命令を用意する。これらの命令を用いて、第１
プログラムについては、前記フラグをセツトして
からマルチプログラムモードに移行し、以後適当
な間隔で前記の条件付ジヤンプ命令を実行すると
ともに、そのジヤンプ先に前記強制復帰命令を置
くようにプログラムし、他方、第２プログラムの
末尾には前記のフラグリセツト命令を置いてお
く。こうすることにより、第２プログラムの終了
時にフラグがリセツトされ、その後然るべき時点
で第１プログラムがこれを検出し、強制復帰命令
にジヤンプして、通常モードへの復帰が行なわれ
る。あるいは、前記フラグのリセツトが第１プロ
グラムへの割込みを起こして、強制復帰命令を実
行させるようにしてもよい。更に別の方法とし
て、第２プログラム命令セツト中に第１プログラ
ムへの割込みを行なう命令を用意し、これを第２
プログラムの末尾に置くようにしてもよい。
強制復帰機構があれば、正常復帰命令は必ずしも
必要でない。例えば、フラグを設け、第１プログ
ラム命令セツト中、このフラグをセツトする命令
と、このフラグがリセツトされていることを条件
とするジヤンプ命令を用意し、他方、第２プログ
ラム命令セツト中には、このフラグをリセツトす
る命令を用意する。これらの命令を用いて、第１
プログラムについては、前記フラグをセツトして
からマルチプログラムモードに移行し、以後適当
な間隔で前記の条件付ジヤンプ命令を実行すると
ともに、そのジヤンプ先に前記強制復帰命令を置
くようにプログラムし、他方、第２プログラムの
末尾には前記のフラグリセツト命令を置いてお
く。こうすることにより、第２プログラムの終了
時にフラグがリセツトされ、その後然るべき時点
で第１プログラムがこれを検出し、強制復帰命令
にジヤンプして、通常モードへの復帰が行なわれ
る。あるいは、前記フラグのリセツトが第１プロ
グラムへの割込みを起こして、強制復帰命令を実
行させるようにしてもよい。更に別の方法とし
て、第２プログラム命令セツト中に第１プログラ
ムへの割込みを行なう命令を用意し、これを第２
プログラムの末尾に置くようにしてもよい。
次に、通常モードとマルチプログラムモードの
使い分けの一例を説明する。第５図において、第
１演算部１に接続されたバス１１１〜１１３と第
２演算部２に接続されたバス２１１〜２１３は、
２ポートメモリ５０のそれぞれ第１及び第２ポー
トに接続されている。したがつて、どちらの演算
部も２ポートメモリ５０に自由にアクセスするこ
とが可能である。第２演算部２に接続されたバス
２１１〜２１３は、また、入出力ポート５１にも
接続されており、これにより、第２演算部２は、
外部とデータの授受を行なうことができる。バス
切替器５２は、２ポートメモリ５０の第１ポート
に対して、アドレスバス１１２と２１２のどちら
か一方を接続する。このバス切替器５２の切替動
作は、切替命令に代わる特定アドレスへの書込命
令が実行されたときに、その書込内容により制御
される。ただし、この制御は、第１プログラム命
令中の特定のビツト又はコードに応じる適当な回
路（例えば第１制御回路７）により、直接指示さ
れるようにしてもよい。
使い分けの一例を説明する。第５図において、第
１演算部１に接続されたバス１１１〜１１３と第
２演算部２に接続されたバス２１１〜２１３は、
２ポートメモリ５０のそれぞれ第１及び第２ポー
トに接続されている。したがつて、どちらの演算
部も２ポートメモリ５０に自由にアクセスするこ
とが可能である。第２演算部２に接続されたバス
２１１〜２１３は、また、入出力ポート５１にも
接続されており、これにより、第２演算部２は、
外部とデータの授受を行なうことができる。バス
切替器５２は、２ポートメモリ５０の第１ポート
に対して、アドレスバス１１２と２１２のどちら
か一方を接続する。このバス切替器５２の切替動
作は、切替命令に代わる特定アドレスへの書込命
令が実行されたときに、その書込内容により制御
される。ただし、この制御は、第１プログラム命
令中の特定のビツト又はコードに応じる適当な回
路（例えば第１制御回路７）により、直接指示さ
れるようにしてもよい。
第１の態様として、入力機器からのデータの取
込みと、２ポートメモリ５０内のデータの処理と
を、いずれも早急に行ないたい場合を想定する。
この状況に対処するには、プロセツサをマルチプ
ログラムモードにセツトするとともに、バス切替
器５２をバス１１２側に切替える。この形態の下
で、第１演算部１は、第１プログラムに従つて、
２ポートメモリ５０内のデータの処理を行ない、
それと並行して、第２演算部２は、第２プログラ
ムに従つて、入出力ポート５１を経て取込んだ入
力データを２ポートメモリ５０に書込む。したが
つて、たとえデータ取込処理に待合せ等の渋滞が
生じても、そのために２ポートメモリ５０内のデ
ータの処理が遅れるおそれはない。
込みと、２ポートメモリ５０内のデータの処理と
を、いずれも早急に行ないたい場合を想定する。
この状況に対処するには、プロセツサをマルチプ
ログラムモードにセツトするとともに、バス切替
器５２をバス１１２側に切替える。この形態の下
で、第１演算部１は、第１プログラムに従つて、
２ポートメモリ５０内のデータの処理を行ない、
それと並行して、第２演算部２は、第２プログラ
ムに従つて、入出力ポート５１を経て取込んだ入
力データを２ポートメモリ５０に書込む。したが
つて、たとえデータ取込処理に待合せ等の渋滞が
生じても、そのために２ポートメモリ５０内のデ
ータの処理が遅れるおそれはない。
第２の形態として、２ポートメモリ５０内のデ
ータを高速で処理する必要があり、かつ、そのた
めのアドレス計算が複雑な場合を想定する。例え
ば、画像処理においては、データ配列が２次元あ
るいはそれ以上の多次元構造となつていて、複雑
なアドレス計算を必要とすることが多い。この場
合には、プロセツサを通常モードにセツトすると
ともに、バス切替器５２をバス２１２側に切替え
る。この形態の下で、第１演算部１があるデータ
の処理を行なつている間に、第２演算部２は次の
データのアドレスの計算を済ませておき、この
間、通信のためのオーバヘツドはない。単一の演
算器でデータ処理とアドレス計算を交互に行なう
のと比較すれば、単純に見積もつても約２倍のス
ループツトの向上があり、更に、単一演算器によ
る場合には、データ処理とアドレス計算の交代時
に、レジスタ類が不足して、算出データをメモリ
に一時的に退避させねばならないことを考慮すれ
ば、実際には２倍を越す高速化が期待できる。
ータを高速で処理する必要があり、かつ、そのた
めのアドレス計算が複雑な場合を想定する。例え
ば、画像処理においては、データ配列が２次元あ
るいはそれ以上の多次元構造となつていて、複雑
なアドレス計算を必要とすることが多い。この場
合には、プロセツサを通常モードにセツトすると
ともに、バス切替器５２をバス２１２側に切替え
る。この形態の下で、第１演算部１があるデータ
の処理を行なつている間に、第２演算部２は次の
データのアドレスの計算を済ませておき、この
間、通信のためのオーバヘツドはない。単一の演
算器でデータ処理とアドレス計算を交互に行なう
のと比較すれば、単純に見積もつても約２倍のス
ループツトの向上があり、更に、単一演算器によ
る場合には、データ処理とアドレス計算の交代時
に、レジスタ類が不足して、算出データをメモリ
に一時的に退避させねばならないことを考慮すれ
ば、実際には２倍を越す高速化が期待できる。
なお、第1PM、第2PM及びデータ用メモリ
（前記実施例における外部メモリ）は、別個独立
のものとするが、高速化の観点からは有利である
が、設計条件によつては、例えば第1PMとデー
タ用メモリを一体化するなどの、一体化も可能で
ある。また、切替回路９は、説明の都合上、独立
した回路として示したが、構造上は、例えば第１
制御回路７など、他の回路の一部をなしていても
よい。更に、第３、第４等の切替可能な演算部及
びプログラム制御機構を付加してもよい。
（前記実施例における外部メモリ）は、別個独立
のものとするが、高速化の観点からは有利である
が、設計条件によつては、例えば第1PMとデー
タ用メモリを一体化するなどの、一体化も可能で
ある。また、切替回路９は、説明の都合上、独立
した回路として示したが、構造上は、例えば第１
制御回路７など、他の回路の一部をなしていても
よい。更に、第３、第４等の切替可能な演算部及
びプログラム制御機構を付加してもよい。
本発明によれば、通常モードとマルチプログラ
ムモードを使い分けることによつて、複数の演算
部に、仕事の性質に応じた効率の良い形態で並行
動作を行なわせることができる。すなわち、通常
モードでは、プロセツサ間の通信のためのオーバ
ヘツドなしに、複数の演算部の並行動作による高
速処理が行なわれ、他方、マルチプログラムモー
ドでは、独立性の強い２つの仕事を、互に他方の
遅速と無関係に、並行して進めることにより、高
速化が達成される。したがつて、柔軟性に富み、
コストパフオーマンスの高い高速プロセツサが提
供される。
ムモードを使い分けることによつて、複数の演算
部に、仕事の性質に応じた効率の良い形態で並行
動作を行なわせることができる。すなわち、通常
モードでは、プロセツサ間の通信のためのオーバ
ヘツドなしに、複数の演算部の並行動作による高
速処理が行なわれ、他方、マルチプログラムモー
ドでは、独立性の強い２つの仕事を、互に他方の
遅速と無関係に、並行して進めることにより、高
速化が達成される。したがつて、柔軟性に富み、
コストパフオーマンスの高い高速プロセツサが提
供される。
第１図は本発明の一実施例のブロツクダイヤグ
ラム、第２図及び第３図は第１図の装置のための
命令のフオーマツト図、第４図は本発明の他の実
施例のブロツクダイヤグラム、第５図は本発明の
一応用例のブロツクダイヤグラムである。 １……第１演算部、２……第２演算部、３……
第１プログラムメモリ部、４……第２プログラム
メモリ部、５……第１プログラムカウンタ、６…
…第２プログラムカウンタ、７……第１制御回
路、８……第２制御回路、９……第２演算部に対
する制御の切替回路、１０……モード切替命令判
定回路。
ラム、第２図及び第３図は第１図の装置のための
命令のフオーマツト図、第４図は本発明の他の実
施例のブロツクダイヤグラム、第５図は本発明の
一応用例のブロツクダイヤグラムである。 １……第１演算部、２……第２演算部、３……
第１プログラムメモリ部、４……第２プログラム
メモリ部、５……第１プログラムカウンタ、６…
…第２プログラムカウンタ、７……第１制御回
路、８……第２制御回路、９……第２演算部に対
する制御の切替回路、１０……モード切替命令判
定回路。
Claims (1)
- 【特許請求の範囲】 １ 複数の演算部と、第１プログラムに従つて前
記複数の演算部のすべてを制御しうる第１制御部
と、前記第１制御部と並行に動作して第２プログ
ラムに従い前記複数の演算部の一部のもののみを
制御しうる第２制御部と、前記第１制御部が前記
複数の演算部のすべてに接続されて、これらの演
算部のすべてを前記第１プログラムに従つて制御
する第１モードと、前記第２及び第１制御部が前
記複数の演算部の前記一部のもの及び残余のもの
にそれぞれ接続されて、それぞれの接続された演
算部を前記第２及び第１プログラムにそれぞれ従
つて制御する第２モードとの間で、接続形態を切
替える切替手段とを備えたプロセツサ。 ２ 特許請求の範囲１において、前記切替手段が
前記第１プログラム中の特定の命令に応答して前
記第１モードから第２モードへの切替えを行なう
プロセツサ。 ３ 特許請求の範囲２において、前記切替手段が
前記第２プログラム中の特定の命令に応答して前
記第２モードから第１モードへの切替えを行なう
プロセツサ。 ４ 特許請求の範囲２において、前記切替手段が
前記第１プログラム中の他の特定の命令に応答し
て前記第２モードから第１モードへの切替えを行
なうプロセツサ。 ５ 特許請求の範囲４において、前記第２制御部
が前記第１制御部に前記他の特定の命令を実行さ
せるための通信手段が設けられたプロセツサ。 ６ 特許請求の範囲２において、前記切替手段が
前記第２プログラム中の特定の命令又は前記第１
プログラム中の他の特定の命令のいずれにも応答
して前記第２モードから第１モードへの切替えを
行なうプロセツサ。 ７ 特許請求の範囲１ないし６のいずれかにおい
て、前記複数の演算部のすべてを制御するための
前記第１プログラム中の命令が前記複数の演算部
のそれぞれに対する制御情報を別個に備えたプロ
セツサ。 ８ 特許請求の範囲１ないし７のいずれかにおい
て前記第２モードにおいて前記第１制御部により
制御される演算部はメモリに接続されており、前
記第２制御部により制御される演算部は前記メモ
リと入出力ポートとに接続されているプロセツ
サ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230247A JPS61110256A (ja) | 1984-11-02 | 1984-11-02 | 複数の演算部を有するプロセツサ |
| DE8585113878T DE3587213T2 (de) | 1984-11-02 | 1985-10-31 | Verarbeitungseinheit mit der faehigkeit ein oder mehrere programme auszufuehren mit einer mehrzahl von funktionseinheiten. |
| EP85113878A EP0180227B1 (en) | 1984-11-02 | 1985-10-31 | Processor capable of executing one or more programs by a plurality of operation units |
| KR1019850008131A KR920006279B1 (ko) | 1984-11-02 | 1985-11-01 | 1개 또는 다수개의 프로그램을 다수개의 연산부에서 실행가능한 프로셋서 |
| US06/794,449 US4821187A (en) | 1984-11-02 | 1985-11-04 | Processor capable of executing one or more programs by a plurality of operation units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230247A JPS61110256A (ja) | 1984-11-02 | 1984-11-02 | 複数の演算部を有するプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61110256A JPS61110256A (ja) | 1986-05-28 |
| JPH0550022B2 true JPH0550022B2 (ja) | 1993-07-27 |
Family
ID=16904823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59230247A Granted JPS61110256A (ja) | 1984-11-02 | 1984-11-02 | 複数の演算部を有するプロセツサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4821187A (ja) |
| EP (1) | EP0180227B1 (ja) |
| JP (1) | JPS61110256A (ja) |
| KR (1) | KR920006279B1 (ja) |
| DE (1) | DE3587213T2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0719246B2 (ja) * | 1988-01-11 | 1995-03-06 | 三洋電機株式会社 | デジタル信号処理装置 |
| US5056006A (en) * | 1988-09-12 | 1991-10-08 | General Electric Company | Parallel processor with single program storage and sequencer and simultaneous instruction processing |
| US5546592A (en) * | 1989-06-26 | 1996-08-13 | Ncr Corporation | System and method for incrementing memory addresses in a computer system |
| US5150468A (en) * | 1989-06-30 | 1992-09-22 | Bull Hn Information Systems Inc. | State controlled instruction logic management apparatus included in a pipelined processing unit |
| JP2943112B2 (ja) * | 1989-09-13 | 1999-08-30 | 三洋電機株式会社 | デジタル信号処理装置 |
| DE3931924A1 (de) * | 1989-09-25 | 1991-04-04 | Standard Elektrik Lorenz Ag | Steuerung der zeitlichen zuordnung von datenverarbeitungsleistung einer rechenanlage |
| US5301345A (en) * | 1991-05-03 | 1994-04-05 | Motorola, Inc. | Data processing system for performing a shifting operation and a constant generation operation and method therefor |
| JP3055999B2 (ja) * | 1992-03-16 | 2000-06-26 | 日本電気株式会社 | マイクロプログラム制御装置群 |
| US5509129A (en) * | 1993-11-30 | 1996-04-16 | Guttag; Karl M. | Long instruction word controlling plural independent processor operations |
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| US5781750A (en) * | 1994-01-11 | 1998-07-14 | Exponential Technology, Inc. | Dual-instruction-set architecture CPU with hidden software emulation mode |
| US5481684A (en) * | 1994-01-11 | 1996-01-02 | Exponential Technology, Inc. | Emulating operating system calls in an alternate instruction set using a modified code segment descriptor |
| US5524265A (en) * | 1994-03-08 | 1996-06-04 | Texas Instruments Incorporated | Architecture of transfer processor |
| US5673407A (en) * | 1994-03-08 | 1997-09-30 | Texas Instruments Incorporated | Data processor having capability to perform both floating point operations and memory access in response to a single instruction |
| JPH07271744A (ja) * | 1994-03-31 | 1995-10-20 | Matsushita Electric Ind Co Ltd | 並列計算機 |
| US5685009A (en) * | 1994-07-20 | 1997-11-04 | Exponential Technology, Inc. | Shared floating-point registers and register port-pairing in a dual-architecture CPU |
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| JP3022186B2 (ja) * | 1994-08-05 | 2000-03-15 | 三洋電機株式会社 | デジタル信号処理装置 |
| JPH0950312A (ja) * | 1995-05-31 | 1997-02-18 | Mitsubishi Electric Corp | Ｆａコントローラのデータ処理方法 |
| US6317820B1 (en) * | 1998-06-05 | 2001-11-13 | Texas Instruments Incorporated | Dual-mode VLIW architecture providing a software-controlled varying mix of instruction-level and task-level parallelism |
| JP3830683B2 (ja) | 1998-12-28 | 2006-10-04 | 富士通株式会社 | Ｖｌｉｗプロセッサ |
| US7925869B2 (en) | 1999-12-22 | 2011-04-12 | Ubicom, Inc. | Instruction-level multithreading according to a predetermined fixed schedule in an embedded processor using zero-time context switching |
| US7308686B1 (en) | 1999-12-22 | 2007-12-11 | Ubicom Inc. | Software input/output using hard real time threads |
| US7120783B2 (en) * | 1999-12-22 | 2006-10-10 | Ubicom, Inc. | System and method for reading and writing a thread state in a multithreaded central processing unit |
| US6578135B1 (en) * | 2000-01-11 | 2003-06-10 | Broadcom Corporation | Method and apparatus for performing addressing operations in a superscalar superpipelined processor |
| US7010612B1 (en) | 2000-06-22 | 2006-03-07 | Ubicom, Inc. | Universal serializer/deserializer |
| US6684342B1 (en) | 2000-06-22 | 2004-01-27 | Ubicom, Inc. | Apparatus and method of dynamic and deterministic changes in clock frequency for lower power consumption while maintaining fast interrupt handling |
| US7047396B1 (en) | 2000-06-22 | 2006-05-16 | Ubicom, Inc. | Fixed length memory to memory arithmetic and architecture for a communications embedded processor system |
| US7822950B1 (en) | 2003-01-22 | 2010-10-26 | Ubicom, Inc. | Thread cancellation and recirculation in a computer processor for avoiding pipeline stalls |
| JP5495707B2 (ja) * | 2009-10-16 | 2014-05-21 | 三菱電機株式会社 | 並列信号処理装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3651482A (en) * | 1968-04-03 | 1972-03-21 | Honeywell Inc | Interlocking data subprocessors |
| US3631405A (en) * | 1969-11-12 | 1971-12-28 | Honeywell Inc | Sharing of microprograms between processors |
| US3980992A (en) * | 1974-11-26 | 1976-09-14 | Burroughs Corporation | Multi-microprocessing unit on a single semiconductor chip |
| US4001788A (en) * | 1975-03-26 | 1977-01-04 | Honeywell Information Systems, Inc. | Pathfinder microprogram control system |
| JPS6049332B2 (ja) * | 1977-01-31 | 1985-11-01 | 株式会社東芝 | マイクロプログラム制御方式 |
| US4156279A (en) * | 1977-11-22 | 1979-05-22 | Honeywell Information Systems Inc. | Microprogrammed data processing unit including a multifunction secondary control store |
| DE3009121C2 (de) * | 1980-03-10 | 1982-02-18 | Siemens AG, 1000 Berlin und 8000 München | Mikroprogramm-Steuereinrichtung |
| US4430707A (en) * | 1981-03-05 | 1984-02-07 | Burroughs Corporation | Microprogrammed digital data processing system employing multi-phase subroutine control for concurrently executing tasks |
| JPS57155666A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Instruction controlling system of vector processor |
-
1984
- 1984-11-02 JP JP59230247A patent/JPS61110256A/ja active Granted
-
1985
- 1985-10-31 EP EP85113878A patent/EP0180227B1/en not_active Expired - Lifetime
- 1985-10-31 DE DE8585113878T patent/DE3587213T2/de not_active Expired - Fee Related
- 1985-11-01 KR KR1019850008131A patent/KR920006279B1/ko not_active Expired
- 1985-11-04 US US06/794,449 patent/US4821187A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3587213D1 (de) | 1993-04-29 |
| KR920006279B1 (ko) | 1992-08-03 |
| KR860004355A (ko) | 1986-06-20 |
| US4821187A (en) | 1989-04-11 |
| EP0180227A3 (en) | 1990-11-14 |
| EP0180227A2 (en) | 1986-05-07 |
| DE3587213T2 (de) | 1993-07-01 |
| EP0180227B1 (en) | 1993-03-24 |
| JPS61110256A (ja) | 1986-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |