JP3146527B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。
関する。
【０００２】
【従来の技術】近年、ダイナミック ランダム アクセ
ス メモリー（以下「ＤＲＡＭ」と称す）の開発が行わ
れているがその方向は微細化，高集積化であり、これに
伴いセルサイズ，ワード線間の間隔等が縮小化されてい
る。このためトランスファーＭＩＳＦＥＴとビット線の
コンタクト面積がフォトリソグラフィーの露光限界に近
づき、フォトリソグラフィーの合わせマージン（±０.
１５ｎｍ以上）等を考慮すると単純なフォトリソグラフ
ィーでは限界にきている。従って、合わせ精度の不用な
オーバーサイズマスクを用いることによりコンタクトを
自己整合的（セルフアライン）に形成する方法が考案さ
れている。（例えば特開平０１−２５５２５１）図５〜
図６は従来の方法をＤＲＡＭのトランジスタのソースの
コンタクトに用いた半導体装置の製造方法を示す工程断
面図である。
ス メモリー（以下「ＤＲＡＭ」と称す）の開発が行わ
れているがその方向は微細化，高集積化であり、これに
伴いセルサイズ，ワード線間の間隔等が縮小化されてい
る。このためトランスファーＭＩＳＦＥＴとビット線の
コンタクト面積がフォトリソグラフィーの露光限界に近
づき、フォトリソグラフィーの合わせマージン（±０.
１５ｎｍ以上）等を考慮すると単純なフォトリソグラフ
ィーでは限界にきている。従って、合わせ精度の不用な
オーバーサイズマスクを用いることによりコンタクトを
自己整合的（セルフアライン）に形成する方法が考案さ
れている。（例えば特開平０１−２５５２５１）図５〜
図６は従来の方法をＤＲＡＭのトランジスタのソースの
コンタクトに用いた半導体装置の製造方法を示す工程断
面図である。
【０００３】以下、図５〜図６を用いて従来の半導体装
置の製造方法を説明する。図５（ａ）では半導体基板１
としてＰ型シリコン基板上に既知の方法により素子分離
絶縁膜２を形成した後にゲート酸化膜３として約１６ｎ
ｍの熱酸化膜，ゲート電極を含む第１の配線４として約
２５０ｎｍの化学的気相成長法（以下「ＣＶＤ」と称
す）で作成したいわゆるポリシリコン膜を形成し導電性
を上げるためりん不純物を拡散した後、第１の絶縁膜５
として約２５０ｎｍのＣＶＤ酸化膜を形成しフォトリソ
グラフィー技術と異方性エッチング技術により第１の配
線４を形成する。その後、第１のｎ型不純物形成イオン
６としてりんイオンを４０ＫｅＶで２.５×１０13ｃｍ
-2注入し、トランジスタのソドレイン耐圧改善のための
いわゆるＬＤＤ（Lightly DopedDrain）構造の不純物層
７，８を形成する。
置の製造方法を説明する。図５（ａ）では半導体基板１
としてＰ型シリコン基板上に既知の方法により素子分離
絶縁膜２を形成した後にゲート酸化膜３として約１６ｎ
ｍの熱酸化膜，ゲート電極を含む第１の配線４として約
２５０ｎｍの化学的気相成長法（以下「ＣＶＤ」と称
す）で作成したいわゆるポリシリコン膜を形成し導電性
を上げるためりん不純物を拡散した後、第１の絶縁膜５
として約２５０ｎｍのＣＶＤ酸化膜を形成しフォトリソ
グラフィー技術と異方性エッチング技術により第１の配
線４を形成する。その後、第１のｎ型不純物形成イオン
６としてりんイオンを４０ＫｅＶで２.５×１０13ｃｍ
-2注入し、トランジスタのソドレイン耐圧改善のための
いわゆるＬＤＤ（Lightly DopedDrain）構造の不純物層
７，８を形成する。
【０００４】次に図５（ｂ）では、第２の絶縁膜９とし
てＣＶＤ酸化膜を約２２０ｎｍ堆積する。
てＣＶＤ酸化膜を約２２０ｎｍ堆積する。
【０００５】次に図５（ｃ）では、異方性エッチングに
より第２の絶縁膜９をゲートの側面だけに残留させた側
壁絶縁膜１０とし、第２のｎ+型不純物層形成イオン１
２としてひ素（Ａｓ）イオンを８０ＫｅＶで６.０×１
０15ｃｍ-2注入しトランジスタのソース１３，ドレイン
１４を形成する。
より第２の絶縁膜９をゲートの側面だけに残留させた側
壁絶縁膜１０とし、第２のｎ+型不純物層形成イオン１
２としてひ素（Ａｓ）イオンを８０ＫｅＶで６.０×１
０15ｃｍ-2注入しトランジスタのソース１３，ドレイン
１４を形成する。
【０００６】次に図５（ｄ）では第３の絶縁膜１５とし
て約５０ｎｍの酸化膜と窒化膜を約３０ｎｍ、いわゆる
エッチングストッパー膜１７としてポリシリコン膜を約
１００ｎｍおよび第４の絶縁膜１８としていわゆるボロ
ンリンガラス（以下「ＢＰＳＧ」と称す）を約４００ｎ
ｍそれぞれＣＶＤ法により堆積する。
て約５０ｎｍの酸化膜と窒化膜を約３０ｎｍ、いわゆる
エッチングストッパー膜１７としてポリシリコン膜を約
１００ｎｍおよび第４の絶縁膜１８としていわゆるボロ
ンリンガラス（以下「ＢＰＳＧ」と称す）を約４００ｎ
ｍそれぞれＣＶＤ法により堆積する。
【０００７】次に図６（ａ）では、レジスト塗布後通常
のリソグラフ工程によりトランジスタのソース部分１３
のみ開口した形状のレジスト１９とする。このリソグラ
フ工程は前記形状のレジスト１９がゲート電極４の上に
かかればよく厳密な合わせ精度は必要ない。
のリソグラフ工程によりトランジスタのソース部分１３
のみ開口した形状のレジスト１９とする。このリソグラ
フ工程は前記形状のレジスト１９がゲート電極４の上に
かかればよく厳密な合わせ精度は必要ない。
【０００８】次にいわゆる異方性エッチングにより前記
レシスト１９の開口部の第４の絶縁膜１８のみをエッチ
ングにより除去する。第４の絶縁膜１８の下にはエッチ
ングストッパー膜１７としてポリシリコン膜があるため
若干オーバーエッチングとする。
レシスト１９の開口部の第４の絶縁膜１８のみをエッチ
ングにより除去する。第４の絶縁膜１８の下にはエッチ
ングストッパー膜１７としてポリシリコン膜があるため
若干オーバーエッチングとする。
【０００９】次に図６（ｂ）ではレジスト１９を除去し
た後に酸化雰囲気中において第４の絶縁膜１８を加熱軟
化によりフローし滑らかにすると共にエッチングストッ
パー膜１７を酸化する。
た後に酸化雰囲気中において第４の絶縁膜１８を加熱軟
化によりフローし滑らかにすると共にエッチングストッ
パー膜１７を酸化する。
【００１０】次に図６（ｃ）では、エッチングストッパ
ー膜１７，第３の絶縁膜１５をエッチングする。
ー膜１７，第３の絶縁膜１５をエッチングする。
【００１１】次に図６（ｄ）ではＣＶＤ法等により第２
の配線層を堆積したのちにフォトリソグラフィーとエッ
チングにより第２の配線２０を形成し、周知の方法によ
り記憶ノード２４と誘電体膜２５とプレート２６を形成
する。
の配線層を堆積したのちにフォトリソグラフィーとエッ
チングにより第２の配線２０を形成し、周知の方法によ
り記憶ノード２４と誘電体膜２５とプレート２６を形成
する。
【００１２】
【発明が解決しようとする課題】しかしながら前記のよ
うな構成の従来の製造方法では、上述のように工程が複
雑である。また、エッチングストッパー膜１７としてポ
リシリコンを用いているため前記図６（ｄ）においてエ
ッチングストッパー膜１７であるポリシリコン膜の酸化
残り２８が発生する場合がある。これは図７に示すよう
に、側壁酸化膜１０の下部等の角ではエッチングストッ
パー膜１７であるポリシリコンの表面から膜厚が厚くな
るためである。この酸化残り２８が発生した場合は素子
間又は第２の配線間のショートの原因とする。この酸化
残りをなくすためには熱処理を増加するかまたはエッチ
ングストッパー膜１７の膜厚を薄くする必要がある。し
かし熱処理を増加すると注入イオンの拡散等によりトラ
ンジスタ特性においてショートチャンネル効果等が顕著
になる。また、エッチングストッパー膜１７の膜厚を薄
くすると図８に示すように第４の絶縁膜１８のエッチン
グの際にエッチングストッパーとして不十分となり、基
板１までエッチングされる。
うな構成の従来の製造方法では、上述のように工程が複
雑である。また、エッチングストッパー膜１７としてポ
リシリコンを用いているため前記図６（ｄ）においてエ
ッチングストッパー膜１７であるポリシリコン膜の酸化
残り２８が発生する場合がある。これは図７に示すよう
に、側壁酸化膜１０の下部等の角ではエッチングストッ
パー膜１７であるポリシリコンの表面から膜厚が厚くな
るためである。この酸化残り２８が発生した場合は素子
間又は第２の配線間のショートの原因とする。この酸化
残りをなくすためには熱処理を増加するかまたはエッチ
ングストッパー膜１７の膜厚を薄くする必要がある。し
かし熱処理を増加すると注入イオンの拡散等によりトラ
ンジスタ特性においてショートチャンネル効果等が顕著
になる。また、エッチングストッパー膜１７の膜厚を薄
くすると図８に示すように第４の絶縁膜１８のエッチン
グの際にエッチングストッパーとして不十分となり、基
板１までエッチングされる。
【００１３】また、図７は、Ｐ−Ｓｉ基板に素子分離絶
縁膜としていわゆるＬＯＣＯＳ酸化膜中に拡散層および
酸化膜を介してゲート電極および第１の絶縁膜を形成し
た断面図である。即ち、ドレイン領域にも側壁絶縁膜１
０が形成されるため、側壁絶縁膜１０の様な形状と高濃
度イオン注入に由来するストレスが発生し、図９に示す
ような結晶欠陥が発生し、この結晶欠陥が基板１とソー
ス・ドレイン領域のＰＮ接合を横切るようにかかる（第
３５回応用物理学会春期全国大会予稿集合３０ｐ−Ｍ−
３ｐ．６５２（１９８８）で報告）図４（ｂ）に示す様
に、特にドレイン１４部分はＤＲＡＭの電荷を蓄積する
記憶ノード２４に接続されているためドレイン１４部分
の電荷リークはポーズタイムの劣化を招き素子性能を悪
化させる。
縁膜としていわゆるＬＯＣＯＳ酸化膜中に拡散層および
酸化膜を介してゲート電極および第１の絶縁膜を形成し
た断面図である。即ち、ドレイン領域にも側壁絶縁膜１
０が形成されるため、側壁絶縁膜１０の様な形状と高濃
度イオン注入に由来するストレスが発生し、図９に示す
ような結晶欠陥が発生し、この結晶欠陥が基板１とソー
ス・ドレイン領域のＰＮ接合を横切るようにかかる（第
３５回応用物理学会春期全国大会予稿集合３０ｐ−Ｍ−
３ｐ．６５２（１９８８）で報告）図４（ｂ）に示す様
に、特にドレイン１４部分はＤＲＡＭの電荷を蓄積する
記憶ノード２４に接続されているためドレイン１４部分
の電荷リークはポーズタイムの劣化を招き素子性能を悪
化させる。
【００１４】さらに従来例では第２の配線２０とソース
１３のコンタクトのみしか得られないという問題点を有
していた。
１３のコンタクトのみしか得られないという問題点を有
していた。
【００１５】本発明は、上述の問題点に鑑み、素子性能
の良好な半導体装置と工程の簡略化され素子性能の良好
な半導体装置の製造方法を提供することを目的とする。
の良好な半導体装置と工程の簡略化され素子性能の良好
な半導体装置の製造方法を提供することを目的とする。
【００１６】本発明の半導体装置は、半導体基板上に第
１の電界効果トランジスタと記憶ノードを有する第２の
電界効果トランジスタを備える半導体装置において、第
１の電界効果トランジスタは、ソース領域およびドレイ
ン領域の両領域とも、ＬＤＤとなる低濃度の第一の拡散
層とソース・ドレインとなる高濃度の第二の拡散層を備
え、且つ、半導体基板上にゲート絶縁膜とゲート電極と
第１の絶縁膜からなる第１のゲート部と、第１のゲート
部の両側面のみに形成された第２の絶縁膜からなる第１
の側壁絶縁膜とを備え、第２の電界効果トランジスタ
は、ソース領域にソースとなる低濃度の第一の拡散層と
配線が接続されるコンタクト抵抗低減層となる高濃度の
第二の拡散層を備え、ドレイン領域にはドレインとなる
低濃度の第一の拡散層のみを備え、且つ、半導体基板上
にゲート絶縁膜とゲート電極と第１の絶縁膜からなる第
２のゲート部と、第２のゲート部のソース領域側の側面
のみに形成された第２の絶縁膜からなる第２の側壁絶縁
膜と、第２のゲート部のドレイン領域側の側面から第２
のゲート部の上面の一部に亘って形成された第２の絶縁
膜とを備え、記憶ノードが、第２の電界効果トランジス
タのドレインとなる低濃度の第一の拡散層に接続されて
いるものである。また、本発明の半導体装置の製造方法
は、半導体基板上に第１の電界効果トランジスタと記憶
ノードを有する第２の電界効果トランジスタを備える半
導体装置の製造方法において、半導体基板上にゲート絶
縁膜とゲート電極と第１の絶縁膜からなる第１の電界効
果トランジスタの第１のゲート部及び第２の電界効果ト
ランジスタの第２のゲート部をそれぞれ形成する工程
と、第１および第２のゲート部をマスクに半導体基板中
にイオン注入を行って、第１の電界効果トランジスタの
ソース領域およびドレイン領域にＬＤＤとなる低濃度の
第一の拡散層を形成するのと同時に、第２の電界効果ト
ランジスタのソース領域およびドレイン領域にソース・
ドレインとなる低濃度の第一の拡散層を形成する工程
と、第一の拡散層が形成された半導体基板上の全面に第
２の絶縁膜を形成する工程と、少なくとも第２の電界効
果トランジスタのドレイン領域及び第２のゲート部の上
面の一部を覆うレジストマスクを第２の絶縁膜上に形成
した後、第２の絶縁膜を異方性エッチングすることによ
って、第１のゲート部の両側面に第２の絶縁膜からなる
第１の側壁絶縁膜を形成するのと同時に、第２のゲート
部のソース領域側の側面のみに第２の絶縁膜からなる第
２の側壁絶縁膜を形成すると共に、第２のゲート部のド
レイン領域側の側面から第２のゲート部の上面の一部に
亘っては第２の絶縁膜を残置する工程と、第１のゲート
部、第１の側壁絶縁膜、第２のゲート部、第２の側壁絶
縁膜及び第２の絶縁膜をマスクにイオン注入を行って、
第１の電界効果トランジスタのソース領域およびドレイ
ン領域にソース・ドレインとなる高濃度の第二の拡散層
を形成するのと同時に、第２の電界効果トランジスタの
ソース領域のみにコンタクト抵抗低減層となる高濃度の
第二の拡散層を形成する工程とを備えている。
１の電界効果トランジスタと記憶ノードを有する第２の
電界効果トランジスタを備える半導体装置において、第
１の電界効果トランジスタは、ソース領域およびドレイ
ン領域の両領域とも、ＬＤＤとなる低濃度の第一の拡散
層とソース・ドレインとなる高濃度の第二の拡散層を備
え、且つ、半導体基板上にゲート絶縁膜とゲート電極と
第１の絶縁膜からなる第１のゲート部と、第１のゲート
部の両側面のみに形成された第２の絶縁膜からなる第１
の側壁絶縁膜とを備え、第２の電界効果トランジスタ
は、ソース領域にソースとなる低濃度の第一の拡散層と
配線が接続されるコンタクト抵抗低減層となる高濃度の
第二の拡散層を備え、ドレイン領域にはドレインとなる
低濃度の第一の拡散層のみを備え、且つ、半導体基板上
にゲート絶縁膜とゲート電極と第１の絶縁膜からなる第
２のゲート部と、第２のゲート部のソース領域側の側面
のみに形成された第２の絶縁膜からなる第２の側壁絶縁
膜と、第２のゲート部のドレイン領域側の側面から第２
のゲート部の上面の一部に亘って形成された第２の絶縁
膜とを備え、記憶ノードが、第２の電界効果トランジス
タのドレインとなる低濃度の第一の拡散層に接続されて
いるものである。また、本発明の半導体装置の製造方法
は、半導体基板上に第１の電界効果トランジスタと記憶
ノードを有する第２の電界効果トランジスタを備える半
導体装置の製造方法において、半導体基板上にゲート絶
縁膜とゲート電極と第１の絶縁膜からなる第１の電界効
果トランジスタの第１のゲート部及び第２の電界効果ト
ランジスタの第２のゲート部をそれぞれ形成する工程
と、第１および第２のゲート部をマスクに半導体基板中
にイオン注入を行って、第１の電界効果トランジスタの
ソース領域およびドレイン領域にＬＤＤとなる低濃度の
第一の拡散層を形成するのと同時に、第２の電界効果ト
ランジスタのソース領域およびドレイン領域にソース・
ドレインとなる低濃度の第一の拡散層を形成する工程
と、第一の拡散層が形成された半導体基板上の全面に第
２の絶縁膜を形成する工程と、少なくとも第２の電界効
果トランジスタのドレイン領域及び第２のゲート部の上
面の一部を覆うレジストマスクを第２の絶縁膜上に形成
した後、第２の絶縁膜を異方性エッチングすることによ
って、第１のゲート部の両側面に第２の絶縁膜からなる
第１の側壁絶縁膜を形成するのと同時に、第２のゲート
部のソース領域側の側面のみに第２の絶縁膜からなる第
２の側壁絶縁膜を形成すると共に、第２のゲート部のド
レイン領域側の側面から第２のゲート部の上面の一部に
亘っては第２の絶縁膜を残置する工程と、第１のゲート
部、第１の側壁絶縁膜、第２のゲート部、第２の側壁絶
縁膜及び第２の絶縁膜をマスクにイオン注入を行って、
第１の電界効果トランジスタのソース領域およびドレイ
ン領域にソース・ドレインとなる高濃度の第二の拡散層
を形成するのと同時に、第２の電界効果トランジスタの
ソース領域のみにコンタクト抵抗低減層となる高濃度の
第二の拡散層を形成する工程とを備えている。
【００１７】
【作用】本発明は前記した構成により、記憶ノードが形
成されるトランスファーＭＩＳＦＥＴのドレイン部分に
高濃度活性化領域が形成されない為、高濃度イオン注入
と側壁絶縁膜の様な形状に由来するストレスが発生せず
結晶欠陥が発生しなくなりドレイン部分のリーク電流が
減少しポーズタイムが向上する。
成されるトランスファーＭＩＳＦＥＴのドレイン部分に
高濃度活性化領域が形成されない為、高濃度イオン注入
と側壁絶縁膜の様な形状に由来するストレスが発生せず
結晶欠陥が発生しなくなりドレイン部分のリーク電流が
減少しポーズタイムが向上する。
【００１８】また、本発明は前記した構成により、工程
が簡略化されるとともにエッチングストッパー膜のポリ
シリコンを用いないため第２の配線間のショートや素子
特性の劣化をなくせる。
が簡略化されるとともにエッチングストッパー膜のポリ
シリコンを用いないため第２の配線間のショートや素子
特性の劣化をなくせる。
【００１９】
【実施例】図１〜図２は本発明の一実施例としてＤＲＡ
Ｍのセル部におけるトランジスタのドレイン部分のコン
タクトに用いた場合の形成方法を示す工程断面図であ
る。以下図１〜図２を用いて実施例を説明する。
Ｍのセル部におけるトランジスタのドレイン部分のコン
タクトに用いた場合の形成方法を示す工程断面図であ
る。以下図１〜図２を用いて実施例を説明する。
【００２０】図１（ａ）では基板１としてＰ+シリコン
基板上に既知の方法により素子分離絶縁膜２を形成した
後にトランジスタのゲート酸化膜３として約１６ｎｍの
熱酸化膜、第１の配線と一体形成したゲート電極４とし
て約２５０ｎｍのＣＶＤポリシリコン膜を堆積し導電性
を上げるためリンを拡散した後、第１の絶縁膜５として
約２５０ｎｍのＣＶＤ酸化膜を堆積し、フォトリソグラ
フィーと異方性エッチング技術により第１の配線と一体
形成したゲート電極４とする。第１の絶縁膜５は第１の
配線と一体形成したゲート電極４と第２の配線２０であ
るビット線の絶縁を取り、寄生容量Ｃｂを減少すると共
に後の行程におけるＬＤＤ（Lightly Doped Drain）形
成用のイオン注入やソース，ドレインへのイオン注入の
際、注入されたイオンがゲート電極を突き抜けトランジ
スタのチャネル領域に入りトランジスタ特性を悪化する
ことを防ぐ効果がある。
基板上に既知の方法により素子分離絶縁膜２を形成した
後にトランジスタのゲート酸化膜３として約１６ｎｍの
熱酸化膜、第１の配線と一体形成したゲート電極４とし
て約２５０ｎｍのＣＶＤポリシリコン膜を堆積し導電性
を上げるためリンを拡散した後、第１の絶縁膜５として
約２５０ｎｍのＣＶＤ酸化膜を堆積し、フォトリソグラ
フィーと異方性エッチング技術により第１の配線と一体
形成したゲート電極４とする。第１の絶縁膜５は第１の
配線と一体形成したゲート電極４と第２の配線２０であ
るビット線の絶縁を取り、寄生容量Ｃｂを減少すると共
に後の行程におけるＬＤＤ（Lightly Doped Drain）形
成用のイオン注入やソース，ドレインへのイオン注入の
際、注入されたイオンがゲート電極を突き抜けトランジ
スタのチャネル領域に入りトランジスタ特性を悪化する
ことを防ぐ効果がある。
【００２１】次に、図１（ｂ）では第１のｎ型形成イオ
ン６としてＰイオンを４０ＫｅＶで２.５×１０13注入
し、トランジスタのｎ-層７，８を形成する。セル内に
於いてはこのＬＤＤ部分がソース１３，ドレイン１４と
なる。
ン６としてＰイオンを４０ＫｅＶで２.５×１０13注入
し、トランジスタのｎ-層７，８を形成する。セル内に
於いてはこのＬＤＤ部分がソース１３，ドレイン１４と
なる。
【００２２】次に図１（ｃ）では第２の絶縁膜９として
ＣＶＤ酸化膜を約２２０ｎｍ堆積し、通常のリソグラフ
工程により記憶ノード形成部分以外と、記憶ノードを形
成するトランジスタのソース１３部分を開口するように
レジスト１１を形成し、このレジストをマスクとして第
２の絶縁膜９を異方性エッチングし記憶ノード形成部分
以外のトランジスタの第１の配線と一体形成したゲート
電極４の両側の側壁に側壁絶縁膜１０を形成するととも
に、記憶ノードを形成するトランジスタの第１の配線と
一体形成したゲート電極４の片側の側壁に側壁絶縁膜１
０を形成する。その後、ｎ+型形成イオン１２としてＡ
ｓイオンを８０ＫｅＶで６.０×１０14ｃｍ-2注入しセ
ル部に対してはコンタクト抵抗低減ｎ+層１６を、その
他の部分についてはソース１３，ドレイン１４を形成す
る。このリソグラフ工程は記憶ノード形成部分のドレイ
ン１４に於いてはレジスト１１が第１の絶縁膜５の上に
かかればよく大きなマスクサイズでよくまた厳密な合わ
せ精度は必要ない。前記図１（ｃ）においてレジスト１
１の合わせがよい場合の拡大した断面図を図３（ａ）
に、、レジスト１１およびレジスト１９ともにずれた場
合の拡大した断面図を図３（ｂ）に示す。図３（ｂ）に
おいてもゲート電極４には必らず側壁酸化膜１０が形成
され、コンタクト不良やゲート電極４と第２の配線２０
のショートは発生しないため全く問題無いことが分か
る。
ＣＶＤ酸化膜を約２２０ｎｍ堆積し、通常のリソグラフ
工程により記憶ノード形成部分以外と、記憶ノードを形
成するトランジスタのソース１３部分を開口するように
レジスト１１を形成し、このレジストをマスクとして第
２の絶縁膜９を異方性エッチングし記憶ノード形成部分
以外のトランジスタの第１の配線と一体形成したゲート
電極４の両側の側壁に側壁絶縁膜１０を形成するととも
に、記憶ノードを形成するトランジスタの第１の配線と
一体形成したゲート電極４の片側の側壁に側壁絶縁膜１
０を形成する。その後、ｎ+型形成イオン１２としてＡ
ｓイオンを８０ＫｅＶで６.０×１０14ｃｍ-2注入しセ
ル部に対してはコンタクト抵抗低減ｎ+層１６を、その
他の部分についてはソース１３，ドレイン１４を形成す
る。このリソグラフ工程は記憶ノード形成部分のドレイ
ン１４に於いてはレジスト１１が第１の絶縁膜５の上に
かかればよく大きなマスクサイズでよくまた厳密な合わ
せ精度は必要ない。前記図１（ｃ）においてレジスト１
１の合わせがよい場合の拡大した断面図を図３（ａ）
に、、レジスト１１およびレジスト１９ともにずれた場
合の拡大した断面図を図３（ｂ）に示す。図３（ｂ）に
おいてもゲート電極４には必らず側壁酸化膜１０が形成
され、コンタクト不良やゲート電極４と第２の配線２０
のショートは発生しないため全く問題無いことが分か
る。
【００２３】次に図１（ｄ）では、第３の絶縁膜１５と
して約５０ｎｍのＣＶＤ酸化膜と約３０ｎｍのいわゆる
減圧ＣＶＤ法（以下「ＬＰＣＶＤ」と称す）によるＬＰ
ＣＶＤ窒化膜を堆積する。第３の絶縁膜１５の一部であ
るＬＰＣＶＤ窒化膜は工程（ｇ）で堆積する第４の絶縁
膜１８であるＢＰＳＧのエッチングの際のストッパーで
あると共に、半導体デバイスの信頼性技術（安食恒雄
松下電子工業（株）編（株）日科技連出版社）に示され
るように半導体装置完成後の水分の進入を防ぎ半導体装
置の寿命を延ばす等、信頼性の向上のため必要である。
さらに、第１の配線４と第２の配線２０のコンタクトを
形成するスルーホール部分と第３の配線２７と第１の配
線４のコンタクトを形成するスルーホール部分の第３の
絶縁膜１５および第１の絶縁膜５を予め大きめにエッチ
ングする。図４に、この工程（ｇ）において、エッチン
グ工程を省略した場合の不具合を示す。即ち、この工程
を省略すると第３の配線２７と第１の配線４のコンタク
トを形成するスルーホールをエッチングした後コンタク
ト抵抗を低くするために表面酸化膜をエッチングする際
に第２の絶縁膜５が後退し第３の絶縁膜１５が図４のよ
うに突出し配線切れを起こすことがある。従って第１の
配線４と第２の配線２０のコンタクトを取らない場合に
於いても第３の絶縁膜１５および第１の絶縁膜５のエッ
チングは必要であり第１の配線４と第２の配線２０のコ
ンタクトを取ることによる工程の増加にはならない。そ
の後、第４の絶縁膜１８として加熱等後処理により流動
化する絶縁膜を本実施例ではＣＶＤ法によるＢＰＳＧを
堆積する。第４の絶縁膜１８としてＣＶＤ法によるＢＰ
ＳＧを用いた理由は絶縁膜の段差に対する被覆性とし
て、いわゆるカバレッジを考慮するとコンタクト形成部
分低部には該絶縁膜が薄く堆積するためエッチングが容
易でありかつエッチング後の熱処理により容易に平坦化
できるためである。
して約５０ｎｍのＣＶＤ酸化膜と約３０ｎｍのいわゆる
減圧ＣＶＤ法（以下「ＬＰＣＶＤ」と称す）によるＬＰ
ＣＶＤ窒化膜を堆積する。第３の絶縁膜１５の一部であ
るＬＰＣＶＤ窒化膜は工程（ｇ）で堆積する第４の絶縁
膜１８であるＢＰＳＧのエッチングの際のストッパーで
あると共に、半導体デバイスの信頼性技術（安食恒雄
松下電子工業（株）編（株）日科技連出版社）に示され
るように半導体装置完成後の水分の進入を防ぎ半導体装
置の寿命を延ばす等、信頼性の向上のため必要である。
さらに、第１の配線４と第２の配線２０のコンタクトを
形成するスルーホール部分と第３の配線２７と第１の配
線４のコンタクトを形成するスルーホール部分の第３の
絶縁膜１５および第１の絶縁膜５を予め大きめにエッチ
ングする。図４に、この工程（ｇ）において、エッチン
グ工程を省略した場合の不具合を示す。即ち、この工程
を省略すると第３の配線２７と第１の配線４のコンタク
トを形成するスルーホールをエッチングした後コンタク
ト抵抗を低くするために表面酸化膜をエッチングする際
に第２の絶縁膜５が後退し第３の絶縁膜１５が図４のよ
うに突出し配線切れを起こすことがある。従って第１の
配線４と第２の配線２０のコンタクトを取らない場合に
於いても第３の絶縁膜１５および第１の絶縁膜５のエッ
チングは必要であり第１の配線４と第２の配線２０のコ
ンタクトを取ることによる工程の増加にはならない。そ
の後、第４の絶縁膜１８として加熱等後処理により流動
化する絶縁膜を本実施例ではＣＶＤ法によるＢＰＳＧを
堆積する。第４の絶縁膜１８としてＣＶＤ法によるＢＰ
ＳＧを用いた理由は絶縁膜の段差に対する被覆性とし
て、いわゆるカバレッジを考慮するとコンタクト形成部
分低部には該絶縁膜が薄く堆積するためエッチングが容
易でありかつエッチング後の熱処理により容易に平坦化
できるためである。
【００２４】図２（ａ）では、いわゆるウエットエッチ
ング法と呼ばれる弗酸等のエッチング液を用いて第４の
絶縁膜１８をエッチングし、通常のリソグラフ工程によ
り基板１と第２の配線２０のコンタクト部のみ開口した
レジスト１９を形成する。図３に示すように、図２
（ａ）のリソグラフ工程では、図１（ｃ）の工程と図１
（ｄ）の工程により予めスルーホールの位置が決まって
いるため厳密な合わせ精度は必要ない。また、ここで等
方性のウェットエッチングを用いた理由は第４の絶縁膜
１８であるＢＰＳＧはカバレッジが悪くコンタクト形成
部分底部は薄いためエッチングには第４の絶縁膜１８の
最も厚い部分の３０％〜５０％程度のエッチング時間で
よいこと、また第３の絶縁膜１５とのエッチングの選択
比が十分大きく取れるためである。
ング法と呼ばれる弗酸等のエッチング液を用いて第４の
絶縁膜１８をエッチングし、通常のリソグラフ工程によ
り基板１と第２の配線２０のコンタクト部のみ開口した
レジスト１９を形成する。図３に示すように、図２
（ａ）のリソグラフ工程では、図１（ｃ）の工程と図１
（ｄ）の工程により予めスルーホールの位置が決まって
いるため厳密な合わせ精度は必要ない。また、ここで等
方性のウェットエッチングを用いた理由は第４の絶縁膜
１８であるＢＰＳＧはカバレッジが悪くコンタクト形成
部分底部は薄いためエッチングには第４の絶縁膜１８の
最も厚い部分の３０％〜５０％程度のエッチング時間で
よいこと、また第３の絶縁膜１５とのエッチングの選択
比が十分大きく取れるためである。
【００２５】図２（ｂ）では熱処理により第４の絶縁膜
１８であるＢＰＳＧを流動化しフローさせ平坦化した後
に、いわゆる反応性イオンエッチング（ＲＩＥ）により
第１の配線４と第２の配線２０のコンタクト部分の第３
の絶縁膜１５を除去する。本実施例では窒素雰囲気に於
いて９００℃、３０分熱処理を行なった。この熱処理を
例えばパイロ酸化雰囲気中で行うと短時間でガラス膜を
フローできるが第１の配線４と第２の配線２０のコンタ
クト部分が酸化されるため好ましくない。但し第２の配
線２０と第３の配線２７のコンタクトを取らない場合に
は第３の絶縁膜１５が酸化防止膜となるため酸化雰囲気
中で熱処理を行うことができる。
１８であるＢＰＳＧを流動化しフローさせ平坦化した後
に、いわゆる反応性イオンエッチング（ＲＩＥ）により
第１の配線４と第２の配線２０のコンタクト部分の第３
の絶縁膜１５を除去する。本実施例では窒素雰囲気に於
いて９００℃、３０分熱処理を行なった。この熱処理を
例えばパイロ酸化雰囲気中で行うと短時間でガラス膜を
フローできるが第１の配線４と第２の配線２０のコンタ
クト部分が酸化されるため好ましくない。但し第２の配
線２０と第３の配線２７のコンタクトを取らない場合に
は第３の絶縁膜１５が酸化防止膜となるため酸化雰囲気
中で熱処理を行うことができる。
【００２６】図２（ｃ）では第２の配線２０として、約
９０ｎｍのＣＶＤポリシリコン膜と約２００ｎｍタング
ステンシリサイド（ＷＳｉ）スパッタ膜堆積した後リソ
グラフ工程とＲＩＥ法によりエッチングし形成する。こ
の場合オーバーエッチングにより第４の絶縁膜１８が減
少するがセル内においては第２の絶縁膜９があるためオ
ーバーエッチングにより基板１が露出することしない。
さらに、周知の方法により、記憶ノード２４として不純
物を含むポリシリコン、誘電体膜２５として約２ｎｍ厚
の熱酸化膜、約１０ｎｍ厚の窒化膜、約２ｎｍ厚の熱酸
化膜からなる多層膜、プレート電極２６として不純物を
含むポリシリコンを堆積する。その後、周知の方法によ
り第３の配線２７を形成する。
９０ｎｍのＣＶＤポリシリコン膜と約２００ｎｍタング
ステンシリサイド（ＷＳｉ）スパッタ膜堆積した後リソ
グラフ工程とＲＩＥ法によりエッチングし形成する。こ
の場合オーバーエッチングにより第４の絶縁膜１８が減
少するがセル内においては第２の絶縁膜９があるためオ
ーバーエッチングにより基板１が露出することしない。
さらに、周知の方法により、記憶ノード２４として不純
物を含むポリシリコン、誘電体膜２５として約２ｎｍ厚
の熱酸化膜、約１０ｎｍ厚の窒化膜、約２ｎｍ厚の熱酸
化膜からなる多層膜、プレート電極２６として不純物を
含むポリシリコンを堆積する。その後、周知の方法によ
り第３の配線２７を形成する。
【００２７】上述のように本実施例によると、従来例に
比べ工程が簡単であると共にエッチングストッパー膜１
７としてポリシリコンを用いないため工程の短縮，ポリ
シリコン膜の酸化残りによる素子間又は第２の配線間の
ショートの可能性の除去、また熱処理時間の短縮、かつ
酸化の際の大きなストレスの除去等が得られる。
比べ工程が簡単であると共にエッチングストッパー膜１
７としてポリシリコンを用いないため工程の短縮，ポリ
シリコン膜の酸化残りによる素子間又は第２の配線間の
ショートの可能性の除去、また熱処理時間の短縮、かつ
酸化の際の大きなストレスの除去等が得られる。
【００２８】また、非コンタクト領域には第２の絶縁膜
９が残留し、高濃度のイオン注入１２が行われないため
に、側壁絶縁膜１０の様に形状と高濃度イオン注入に由
来するストレスが発生しない。このため基板１に対する
リーク電流が抑えられ素子性能の良好な素子が得られ
る。さらに、第２の配線２０のエッチングの際、第２の
絶縁膜９が存在するためオーバーエッチングがかかって
も非コンタクト領域が露出することが無いので第２の配
線２０のリソグラフ工程及びエッチング工程などの余裕
度が大きくなる。
９が残留し、高濃度のイオン注入１２が行われないため
に、側壁絶縁膜１０の様に形状と高濃度イオン注入に由
来するストレスが発生しない。このため基板１に対する
リーク電流が抑えられ素子性能の良好な素子が得られ
る。さらに、第２の配線２０のエッチングの際、第２の
絶縁膜９が存在するためオーバーエッチングがかかって
も非コンタクト領域が露出することが無いので第２の配
線２０のリソグラフ工程及びエッチング工程などの余裕
度が大きくなる。
【００２９】なお本実施例では、第１の絶縁膜５ならび
に第２の絶縁膜９として酸化膜を用いたが窒化膜等他の
絶縁膜を用いることもできる。
に第２の絶縁膜９として酸化膜を用いたが窒化膜等他の
絶縁膜を用いることもできる。
【００３０】なお本実施例では、基板１としてＰ型シリ
コン基板を用いたが、ｎ型シリコン基板およびＧａＡｓ
等他の半導体基板等他の基板を用いてもよい。また、基
板にｎ型又はＰ型不純物を拡散したいわゆるウェル構造
としてもよい。
コン基板を用いたが、ｎ型シリコン基板およびＧａＡｓ
等他の半導体基板等他の基板を用いてもよい。また、基
板にｎ型又はＰ型不純物を拡散したいわゆるウェル構造
としてもよい。
【００３１】なお本実施例では、トランジスタのドレイ
ン１４のコンタクトに用いたがダイオード等他の素子の
コンタクト形成にも用いることができる。
ン１４のコンタクトに用いたがダイオード等他の素子の
コンタクト形成にも用いることができる。
【００３２】
【００３３】なお本実施例では、第２の配線２０として
ＣＶＤポリシリコン膜とＷＳｉスパッタ膜を用いたがＡ
ｌ等他の配線を用いてもよい。
ＣＶＤポリシリコン膜とＷＳｉスパッタ膜を用いたがＡ
ｌ等他の配線を用いてもよい。
【００３４】なお本実施例では、コンタクト抵抗低減の
ためｎ+層１６形成方法としてイオン注入法を用いたが
拡散等他の方法でもよく、十分なコンタクト抵抗が得ら
れる場合にも必ずしも必要ではない。
ためｎ+層１６形成方法としてイオン注入法を用いたが
拡散等他の方法でもよく、十分なコンタクト抵抗が得ら
れる場合にも必ずしも必要ではない。
【００３５】なお本実施例では、第２の絶縁膜のエッチ
ングにウエットエッチング法を用いたが例えばＣＦ4と
０2，ＳＦ6等のガスを用いた等方性ドライエッチングを
用いてもよい。また、第３の絶縁膜１５と第４の絶縁膜
１８のエッチング選択比が十分大きい場合には異方性ド
ライエッチング法を用いてもよい。
ングにウエットエッチング法を用いたが例えばＣＦ4と
０2，ＳＦ6等のガスを用いた等方性ドライエッチングを
用いてもよい。また、第３の絶縁膜１５と第４の絶縁膜
１８のエッチング選択比が十分大きい場合には異方性ド
ライエッチング法を用いてもよい。
【００３６】なお本実施例では、ｎ型ＭＯＳＩＣに用い
たがＣＭＯＳＩＳに用いても良いことは言うまでもな
い。
たがＣＭＯＳＩＳに用いても良いことは言うまでもな
い。
【００３７】なお本実施例では、トランスファーＭＩＳ
ＦＥＴのソース１４とビット線の配線に用いたが、トラ
ンスファーＭＩＳＦＥＴのドレインと記憶ノードの接続
他、他のコンタクトに用いてもよい。
ＦＥＴのソース１４とビット線の配線に用いたが、トラ
ンスファーＭＩＳＦＥＴのドレインと記憶ノードの接続
他、他のコンタクトに用いてもよい。
【００３８】
【発明の効果】以上の説明から明らかなように、本発明
によると、非コンタクト領域にコンタクト絶縁材料が簡
単な工程により自己整合的に形成されるため工程の簡略
化された素子性能の優れた自己整合的なコンタクト形成
ができる。また、トランスファーＭＩＳＦＥＴのドレイ
ン領域には側壁絶縁膜１０が形成されないため側壁絶縁
膜１０の様な形状と高濃度イオン注入に由来するストレ
スに起因する発生結晶欠陥が発生せずドレイン部分の記
憶ノードから基板へのリーク電流が減少しポーズタイム
を向上することができる利点を有する。
によると、非コンタクト領域にコンタクト絶縁材料が簡
単な工程により自己整合的に形成されるため工程の簡略
化された素子性能の優れた自己整合的なコンタクト形成
ができる。また、トランスファーＭＩＳＦＥＴのドレイ
ン領域には側壁絶縁膜１０が形成されないため側壁絶縁
膜１０の様な形状と高濃度イオン注入に由来するストレ
スに起因する発生結晶欠陥が発生せずドレイン部分の記
憶ノードから基板へのリーク電流が減少しポーズタイム
を向上することができる利点を有する。
【図１】本発明の実施例を示す工程断面図
【図２】本発明の実施例を示す工程断面図
【図３】本発明の実施例においてマスク合わせがうまく
行った際と合わせずれが発生した場合の断面図
行った際と合わせずれが発生した場合の断面図
【図４】本発明の実施例において図１（ｄ）のエッチン
グを省略した際に発生する配線切れを示す断面図であ
る。
グを省略した際に発生する配線切れを示す断面図であ
る。
【図５】従来の方法を示す工程断面図
【図６】従来の方法を示す工程断面図
【図７】従来の方法において発生するポリシリコン残り
を示す断面図
を示す断面図
【図８】従来の方法において発生するエッチング荒れを
示す断面図
示す断面図
【図９】側壁絶縁膜と高濃度イオン注入により発生する
結晶欠陥を示す図
結晶欠陥を示す図
１ 基板 ２ 素子分離絶縁膜 ３ ゲート酸化膜 ４ ゲート電極を含む第１の配線 ５ 第１の絶縁膜 ７，８ トランジスタのｎ-層 ９ 第２の絶縁膜 １０ 側壁絶縁膜 １１ レジスト １３ ソース １４ ドレイン １５ 第３の絶縁膜 １８ 第４の絶縁膜 １９ レジスト ２０ 第２の配線
フロントページの続き (56)参考文献 特開 平１−145852（ＪＰ，Ａ) 特開 平２−144963（ＪＰ，Ａ) 特開 平３−204969（ＪＰ，Ａ) 特開 昭63−100750（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8234 H01L 21/8242 H01L 27/06
Claims (6)
- 【請求項１】 半導体基板上に第１の電界効果トランジ
スタと記憶ノードを有する第２の電界効果トランジスタ
を備える半導体装置において、 前記第１の電界効果トランジスタは、ソース領域および
ドレイン領域の両領域とも、ＬＤＤとなる低濃度の第一
の拡散層とソース・ドレインとなる高濃度の第二の拡散
層を備え、且つ、前記半導体基板上にゲート絶縁膜とゲ
ート電極と第１の絶縁膜からなる第１のゲート部と、前
記第１のゲート部の両側面のみに形成された第２の絶縁
膜からなる第１の側壁絶縁膜とを備え、 前記第２の電界効果トランジスタは、ソース領域にソー
スとなる低濃度の前記第一の拡散層と配線が接続される
コンタクト抵抗低減層となる高濃度の前記第二の拡散層
を備え、ドレイン領域にはドレインとなる低濃度の前記
第一の拡散層のみを備え、且つ、前記半導体基板上にゲ
ート絶縁膜とゲート電極と第１の絶縁膜からなる第２の
ゲート部と、前記第２のゲート部のソース領域側の側面
のみに形成された前記第２の絶縁膜からなる第２の側壁
絶縁膜と、前記第２のゲート部のドレイン領域側の側面
から前記第２のゲート部の上面の一部に亘って形成され
た前記第２の絶縁膜とを備え前記記憶ノードが、前記第
２の電界効果トランジスタのドレインとなる低濃度の前
記第一の拡散層に接続されていることを特徴とする半導
体装置。 - 【請求項２】 半導体基板上に第１の電界効果トランジ
スタと記憶ノードを有する第２の電界効果トランジスタ
を備える半導体装置の製造方法において、 前記半導体基板上にゲート絶縁膜とゲート電極と第１の
絶縁膜からなる前記第１の電界効果トランジスタの第１
のゲート部及び前記第２の電界効果トランジスタの第２
のゲート部をそれぞれ形成する工程と、 前記第１および第２のゲート部をマスクに前記半導体基
板中にイオン注入を行って、前記第１の電界効果トラン
ジスタのソース領域およびドレイン領域にＬＤＤとなる
低濃度の第一の拡散層を形成するのと同時に、前記第２
の電界効果トランジスタのソース領域およびドレイン領
域にソース・ドレインとなる低濃度の前記第一の拡散層
を形成する工程と、 前記第一の拡散層が形成された前記半導体基板上の全面
に第２の絶縁膜を形成する工程と、 少なくとも前記第２の電界効果トランジスタのドレイン
領域及び前記第２のゲート部の上面の一部を覆うレジス
トマスクを前記第２の絶縁膜上に形成した後、前記第２
の絶縁膜を異方性エッチングすることによって、前記第
１のゲート部の両側面に第２の絶縁膜からなる第１の側
壁絶縁膜を形成するのと同時に、前記第２のゲート部の
ソース領域側の側面のみに前記第２の絶縁膜からなる第
２の側壁絶縁膜を形成すると共に、前記第２のゲート部
のドレイン領域側の側面から前記第２のゲート部の上面
の一部に亘っては前記第２の絶縁膜を残置する工程と、 前記第１のゲート部、前記第１の側壁絶縁膜、前記第２
のゲート部、前記第２の側壁絶縁膜及び前記第２の絶縁
膜をマスクにイオン注入を行って、前記第１の電界効果
トランジスタのソース領域およびドレイン領域にソース
・ドレインとなる高濃度の第二の拡散層を形成するのと
同時に、前記第２の電界効果トランジスタのソース領域
のみにコンタクト抵抗低減層となる高濃度の第二の拡散
層を形成する工程と、 を備えていることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 前記第１の電界効果トランジスタのソース・ドレイン領
域および前記第２の電界効果トランジスタのソース領域
に前記第二の拡散層を形成した後に、前記半導体基板上
の全面に第３の絶縁膜及び第４の絶縁膜を形成する工程
と、少なくとも前記第１及び第２の電界効果トランジス
タのソース領域上の前記第４の絶縁膜をエッチングする
工程とを備えていることを特徴とする半導体装置の製造
方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記第３の絶縁膜が、酸化膜と窒化膜の２層膜からな
り、前記窒化膜が前記第４の絶縁膜のエッチングストッ
パーになることを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項３または請求項４記載の半導体装
置の製造方法において、 前記第４の絶縁膜が、熱処理により流動化するガラス膜
からなることを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項３〜５うちいずれか１つに記載の
半導体装置の製造方法において、 前記第４の絶縁膜のエッチングを、ハロゲンガスを主成
分としたガスを用いた等方性ドライエッチング、あるい
は、弗酸を含む溶液によるウェットエッチングで行うこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17664691A JP3146527B2 (ja) | 1991-07-17 | 1991-07-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17664691A JP3146527B2 (ja) | 1991-07-17 | 1991-07-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521720A JPH0521720A (ja) | 1993-01-29 |
| JP3146527B2 true JP3146527B2 (ja) | 2001-03-19 |
Family
ID=16017223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17664691A Expired - Fee Related JP3146527B2 (ja) | 1991-07-17 | 1991-07-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146527B2 (ja) |
-
1991
- 1991-07-17 JP JP17664691A patent/JP3146527B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0521720A (ja) | 1993-01-29 |
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|---|---|---|---|
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