JP3147861B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3147861B2 JP3147861B2 JP18055098A JP18055098A JP3147861B2 JP 3147861 B2 JP3147861 B2 JP 3147861B2 JP 18055098 A JP18055098 A JP 18055098A JP 18055098 A JP18055098 A JP 18055098A JP 3147861 B2 JP3147861 B2 JP 3147861B2
- Authority
- JP
- Japan
- Prior art keywords
- pin
- pad
- signal
- memory
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、混載メモリチップ
を有する半導体装置に関するものである。
を有する半導体装置に関するものである。
【０００２】
【従来の技術】従来、半導体装置には、複数のメモリチ
ップを一枚の基板上に混載した構造のもがある。この種
の半導体装置には、混載されているメモリチップのうち
の１つが不良品であった場合に、残りのチップを有効に
使用する手段を講じて、その混載チップ自体が不良品と
して取扱われるのを回避する技術が施されており、その
技術の一例が、例えば特開平９−２６５７９２号公報に
開示されている。
ップを一枚の基板上に混載した構造のもがある。この種
の半導体装置には、混載されているメモリチップのうち
の１つが不良品であった場合に、残りのチップを有効に
使用する手段を講じて、その混載チップ自体が不良品と
して取扱われるのを回避する技術が施されており、その
技術の一例が、例えば特開平９−２６５７９２号公報に
開示されている。
【０００３】特開平９−２６５７９２号公報に開示され
た技術は、正規メモリセル群毎にメモリセル電源線及び
複数のビット線に電源を供給するための電源線を電気的
に共通に接続し、さらに正規メモリセル群毎に設けた前
記共通接続線と電源パッドより供給された電源線とを電
気的に切り離す手段を設けている。
た技術は、正規メモリセル群毎にメモリセル電源線及び
複数のビット線に電源を供給するための電源線を電気的
に共通に接続し、さらに正規メモリセル群毎に設けた前
記共通接続線と電源パッドより供給された電源線とを電
気的に切り離す手段を設けている。
【０００４】特開平９−２６５７９２号公報に開示され
た技術では、不良メモリセルが発生した時点で不要とな
ったサブブロックを構成する全てのメモリセルの電源線
及びビット負荷回路に電源を供給する電源線をフローテ
ィングとし、リーク電流経路を遮断するようになってい
る。
た技術では、不良メモリセルが発生した時点で不要とな
ったサブブロックを構成する全てのメモリセルの電源線
及びビット負荷回路に電源を供給する電源線をフローテ
ィングとし、リーク電流経路を遮断するようになってい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、特開平
９−２６５７９２号公報に開示された技術では、一律に
不良メモリセルに対応する電源線をフローティングと
し、リーク電流経路を遮断するが、グランドとしてＮウ
エルを共通化しているため、リーク電流が発生するとい
う問題がある。
９−２６５７９２号公報に開示された技術では、一律に
不良メモリセルに対応する電源線をフローティングと
し、リーク電流経路を遮断するが、グランドとしてＮウ
エルを共通化しているため、リーク電流が発生するとい
う問題がある。
【０００６】上述した課題を解決するには、特開平４−
１１１３５０号公報に開示されたように、保護回路を介
在させることが考えられる。この保護回路としては、フ
ィールドトランジスタ、或いは通常状態でオフのトラン
ジスタが用いられる。
１１１３５０号公報に開示されたように、保護回路を介
在させることが考えられる。この保護回路としては、フ
ィールドトランジスタ、或いは通常状態でオフのトラン
ジスタが用いられる。
【０００７】しかしながら、近年の携帯端末の小型化に
伴いパッケージの小型化が要求されていることを考慮す
ると、保護回路としてフィールドトランジスタ、或いは
通常状態でオフのトランジスタをメモリセル群に加えて
増設することは、結果としてパッケージの寸法を拡大す
ることになり、特開平４−１１１３５０号公報に開示さ
れた技術をそのまま適用するには、問題がある。
伴いパッケージの小型化が要求されていることを考慮す
ると、保護回路としてフィールドトランジスタ、或いは
通常状態でオフのトランジスタをメモリセル群に加えて
増設することは、結果としてパッケージの寸法を拡大す
ることになり、特開平４−１１１３５０号公報に開示さ
れた技術をそのまま適用するには、問題がある。
【０００８】また、特開昭６３−３０１５４５号公報に
は、ＭＯＳトランジスタからなるＭＯＳスタンダードセ
ルと、バイポーラトランジスからなるバイポーラスタン
ダードセルとをライブラリに用意し、これらを埋込み層
とウエルによって島状に分離した領域に形成し、電源電
圧を独立に設定する技術が開示されている。
は、ＭＯＳトランジスタからなるＭＯＳスタンダードセ
ルと、バイポーラトランジスからなるバイポーラスタン
ダードセルとをライブラリに用意し、これらを埋込み層
とウエルによって島状に分離した領域に形成し、電源電
圧を独立に設定する技術が開示されている。
【０００９】また、特開平４−６５８６７号公報には、
回路機能別に電源パッド及び信号パッドが設けられた技
術が開示されている。
回路機能別に電源パッド及び信号パッドが設けられた技
術が開示されている。
【００１０】したがって、特開昭６３−３０１５４５号
公報及び特開平４−６５８６７号公報に開示された技術
を用いることも考えられるが、不要となってフローティ
ングされるメモリセルが正常であった場合と、切り離さ
れた場合とのパッケージにおける電源及び信号ピンの位
置が特定されておらず、残りの正常なメモリセルに誤作
動となるような信号を入力させてしまう可能性が残され
ている。
公報及び特開平４−６５８６７号公報に開示された技術
を用いることも考えられるが、不要となってフローティ
ングされるメモリセルが正常であった場合と、切り離さ
れた場合とのパッケージにおける電源及び信号ピンの位
置が特定されておらず、残りの正常なメモリセルに誤作
動となるような信号を入力させてしまう可能性が残され
ている。
【００１１】本発明の目的は、異常が発生して一部を切
り離した残りのメモリセル群に対しても正規の信号を誤
りなく供給可能とした半導体装置を提供することにあ
る。
り離した残りのメモリセル群に対しても正規の信号を誤
りなく供給可能とした半導体装置を提供することにあ
る。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、複数のメモリセルを混
載したメモリチップからなる半導体装置であって、前記
メモリチップは、複数のメモリセルに対して位置決めし
て共通に設けた電源ピン，信号ピン及びグランドピンを
有し、さらに、前記メモリセルの電源パッド，信号パッ
ド及びグランドパッドは、前記電源ピン，信号ピン及び
グランドピンに隣接して設けられ、対応する前記ピンと
パッドとを電気的に配線処理したものである。
め、本発明に係る半導体装置は、複数のメモリセルを混
載したメモリチップからなる半導体装置であって、前記
メモリチップは、複数のメモリセルに対して位置決めし
て共通に設けた電源ピン，信号ピン及びグランドピンを
有し、さらに、前記メモリセルの電源パッド，信号パッ
ド及びグランドパッドは、前記電源ピン，信号ピン及び
グランドピンに隣接して設けられ、対応する前記ピンと
パッドとを電気的に配線処理したものである。
【００１３】また前記電源パッド，信号パッド及びグラ
ンドパッドは、各メモリセル毎に独立させて設けたもの
である。
ンドパッドは、各メモリセル毎に独立させて設けたもの
である。
【００１４】また前記電源パッド，信号パッド及びグラ
ンドパッドは、混載使用時のものとメモリセル単独使用
時のものとを区別して設けたものである。
ンドパッドは、混載使用時のものとメモリセル単独使用
時のものとを区別して設けたものである。
【００１５】また前記メモリセルは、電気的に分離され
て形成されたものである。
て形成されたものである。
【００１６】また前記対応するピンとパッドとは、ワイ
ヤーボンテイングにより電気的に配線処理したものであ
る。
ヤーボンテイングにより電気的に配線処理したものであ
る。
【００１７】また前記メモリチップは、ＲＯＭとＲＡＭ
とのメモリセルを混載したものである。
とのメモリセルを混載したものである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１９】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置を示す構成図である。
１に係る半導体装置を示す構成図である。
【００２０】図１に示す本発明の実施形態１に係る半導
体装置は、複数のメモリセルを混載したメモリチップ１
からなる半導体装置であり、図１に示すメモリチップ１
は、ＲＯＭとＲＡＭとのメモリセル２，３を混載してい
る。
体装置は、複数のメモリセルを混載したメモリチップ１
からなる半導体装置であり、図１に示すメモリチップ１
は、ＲＯＭとＲＡＭとのメモリセル２，３を混載してい
る。
【００２１】図１において、メモリチップ１は、ＲＯＭ
とＲＡＭとのメモリセル２，３に対して位置決めして共
通に設けた電源ピン４（図２及び図３参照），信号ピン
５及びグランドピン６（図２参照）を有している。
とＲＡＭとのメモリセル２，３に対して位置決めして共
通に設けた電源ピン４（図２及び図３参照），信号ピン
５及びグランドピン６（図２参照）を有している。
【００２２】図１及び図３に示すように、メモリセル２
の電源パッド７ａ，信号パッド８ａ及びグランドパッド
９ａ、及びメモリセル３の電源パッド７ｂ，信号パッド
８ｂ及びグランドパッド９ｂは、それぞれ電源ピン４，
信号ピン５及びグランドピン６に隣接して設けられ、対
応する各ピン４，５，６とパッド７ａ，７ｂ、８ａ，８
ｂ、９ａ，９ｂとは、ワイヤーボンテイング１０により
電気的に配線処理されている。
の電源パッド７ａ，信号パッド８ａ及びグランドパッド
９ａ、及びメモリセル３の電源パッド７ｂ，信号パッド
８ｂ及びグランドパッド９ｂは、それぞれ電源ピン４，
信号ピン５及びグランドピン６に隣接して設けられ、対
応する各ピン４，５，６とパッド７ａ，７ｂ、８ａ，８
ｂ、９ａ，９ｂとは、ワイヤーボンテイング１０により
電気的に配線処理されている。
【００２３】一般的には、メモリチップ１に混載される
ＲＯＭとＲＡＭとのメモリセル２，３は、電源とグラン
ドとを共用化するために共通接続線にて共通に接続され
る。具体的には、メモリセル２，３を構成するトランジ
スタのソース電極又はドレイン電極をＮウエル又はＰウ
エルの半導体層で共通に接続される。
ＲＯＭとＲＡＭとのメモリセル２，３は、電源とグラン
ドとを共用化するために共通接続線にて共通に接続され
る。具体的には、メモリセル２，３を構成するトランジ
スタのソース電極又はドレイン電極をＮウエル又はＰウ
エルの半導体層で共通に接続される。
【００２４】しかしながら、本発明の実施形態１では、
メモリセル２，３間を電気的に分離して形成している。
具体的には、メモリセル２，３を構成するトランジスタ
のソース電極又はドレイン電極を共通に接続するＮウエ
ル又はＰウエルの半導体層を削除し、メモリセル２，３
間を電気的に分離して形成している。
メモリセル２，３間を電気的に分離して形成している。
具体的には、メモリセル２，３を構成するトランジスタ
のソース電極又はドレイン電極を共通に接続するＮウエ
ル又はＰウエルの半導体層を削除し、メモリセル２，３
間を電気的に分離して形成している。
【００２５】また本発明の実施形態１では、メモリセル
２，３間を電気的に分離して形成するのに伴い、メモリ
セル２の電源パッド７ａ，信号パッド８ａ及びグランド
パッド９ａ、及びメモリセル３の電源パッド７ｂ，信号
パッド８ｂ及びグランドパッド９ｂは、各メモリセル
２，３毎に電気的に独立させて設けている。
２，３間を電気的に分離して形成するのに伴い、メモリ
セル２の電源パッド７ａ，信号パッド８ａ及びグランド
パッド９ａ、及びメモリセル３の電源パッド７ｂ，信号
パッド８ｂ及びグランドパッド９ｂは、各メモリセル
２，３毎に電気的に独立させて設けている。
【００２６】図１に示す本発明の実施形態１は、２ＭＢ
ｉｔのＭＡＳＫＲＯＭと１ＭＢｉｔのＳＴＡＴＩＣＲＡ
Ｍのメモリセル２，３を混載したメモリチップ１に本発
明を適用したものである。
ｉｔのＭＡＳＫＲＯＭと１ＭＢｉｔのＳＴＡＴＩＣＲＡ
Ｍのメモリセル２，３を混載したメモリチップ１に本発
明を適用したものである。
【００２７】図１に示す本発明の実施形態１において、
２ＭＢｉｔのＭＡＳＫＲＯＭと１ＭＢｉｔのＳＴＡＴＩ
ＣＲＡＭのメモリセル２，３を混載したメモリチップ１
（以下、混載メモリチップという）は図２（ａ）に示す
ように、電源ピン，信号ピン，グランドピンを含む３２
本のピンを有し、その外形寸法が８×１３．４ｍｍのＴ
ＳＯＰ型チップとして構成されている。
２ＭＢｉｔのＭＡＳＫＲＯＭと１ＭＢｉｔのＳＴＡＴＩ
ＣＲＡＭのメモリセル２，３を混載したメモリチップ１
（以下、混載メモリチップという）は図２（ａ）に示す
ように、電源ピン，信号ピン，グランドピンを含む３２
本のピンを有し、その外形寸法が８×１３．４ｍｍのＴ
ＳＯＰ型チップとして構成されている。
【００２８】現在の半導体装置の製造技術からして、１
ＭＢｉｔのＳＴＡＴＩＣＲＡＭのメモリセル３或いは２
ＭＢｉｔのＭＡＳＫＲＯＭのメモリセル２を単独で搭載
したメモリチップ（以下、単体メモリチップという）１
ａは図２（ｂ）に示すように、電源ピン，信号ピン，グ
ランドピンを含む３２本のピンを有し、その外形寸法が
８×１３．４ｍｍのものとして構成される。
ＭＢｉｔのＳＴＡＴＩＣＲＡＭのメモリセル３或いは２
ＭＢｉｔのＭＡＳＫＲＯＭのメモリセル２を単独で搭載
したメモリチップ（以下、単体メモリチップという）１
ａは図２（ｂ）に示すように、電源ピン，信号ピン，グ
ランドピンを含む３２本のピンを有し、その外形寸法が
８×１３．４ｍｍのものとして構成される。
【００２９】図１に示す本発明の実施形態１におけるメ
モリチップ１は図２（ａ）及び（ｂ）に示すように、電
源ピン，信号ピン，グランドピンを含む３２本のピンを
有し、その外形寸法が８×１３．４ｍｍで、かつ１ＭＢ
ｉｔのＳＴＡＴＩＣＲＡＭのメモリセル３を単体で搭載
したメモリチップ（以下、単体メモリチップという）１
ａと同じピン配列及び外形寸法に構成している。
モリチップ１は図２（ａ）及び（ｂ）に示すように、電
源ピン，信号ピン，グランドピンを含む３２本のピンを
有し、その外形寸法が８×１３．４ｍｍで、かつ１ＭＢ
ｉｔのＳＴＡＴＩＣＲＡＭのメモリセル３を単体で搭載
したメモリチップ（以下、単体メモリチップという）１
ａと同じピン配列及び外形寸法に構成している。
【００３０】図２（ａ）に示す本発明の実施形態１にお
けるメモリチップ１が図２（ｂ）に示す単体メモリチッ
プ１ａと同一のピン配列及び外形寸法に構成できる理由
は、メモリチップ１は、ＲＯＭとＲＡＭとのメモリセル
２，３に対して位置決めして共通に設けた電源ピン４，
信号ピン５及びグランドピン６を有し、メモリセル２，
３の電源パッド７ａ，７ｂ，信号パッド８ａ，８ｂ及び
グランドパッド９ａ，９ｂを電源ピン４，信号ピン５及
びグランドピン６に隣接して設け、対応する各ピン４，
５，６とパッド７ａ，７ｂ、８ａ，８ｂ、９ａ，９ｂと
をワイヤーボンテイング１０により電気的に配線処理す
るためである。
けるメモリチップ１が図２（ｂ）に示す単体メモリチッ
プ１ａと同一のピン配列及び外形寸法に構成できる理由
は、メモリチップ１は、ＲＯＭとＲＡＭとのメモリセル
２，３に対して位置決めして共通に設けた電源ピン４，
信号ピン５及びグランドピン６を有し、メモリセル２，
３の電源パッド７ａ，７ｂ，信号パッド８ａ，８ｂ及び
グランドパッド９ａ，９ｂを電源ピン４，信号ピン５及
びグランドピン６に隣接して設け、対応する各ピン４，
５，６とパッド７ａ，７ｂ、８ａ，８ｂ、９ａ，９ｂと
をワイヤーボンテイング１０により電気的に配線処理す
るためである。
【００３１】図２（ａ），（ｂ）に示すメモリチップに
おいて、電源ピン４は記号Ｖｃｃを付したピンに対応す
るものであり、グランドピン６は記号ＧＮＤを付したピ
ンに対応するものであり、信号ピン５は記号Ａ０〜Ａ１
７，Ｉ／Ｏ１〜Ｉ／Ｏ８，／ＯＥ，／ＷＥ，／ＣＥ１及
び／ＣＥ２（／ＲＯＭ ＣＳ，／ＲＡＭ ＣＳ）に相当
するものである。
おいて、電源ピン４は記号Ｖｃｃを付したピンに対応す
るものであり、グランドピン６は記号ＧＮＤを付したピ
ンに対応するものであり、信号ピン５は記号Ａ０〜Ａ１
７，Ｉ／Ｏ１〜Ｉ／Ｏ８，／ＯＥ，／ＷＥ，／ＣＥ１及
び／ＣＥ２（／ＲＯＭ ＣＳ，／ＲＡＭ ＣＳ）に相当
するものである。
【００３２】ここで、Ａ０〜Ａ１７ピンはアドレスを入
力するピンであり、Ｉ／Ｏ１〜Ｉ／Ｏ８はデータを入力
するピンであり、／ＯＥピンは出力データが出力するピ
ンであり、／ＷＥは書き込み信号を入力するピンであ
り、／ＲＯＭ ＣＳピンはＲＯＭを作動させる信号を入
力するピンであり、／ＲＡＭ ＣＳピンはＲＡＭを作動
させる信号を入力するピンである。
力するピンであり、Ｉ／Ｏ１〜Ｉ／Ｏ８はデータを入力
するピンであり、／ＯＥピンは出力データが出力するピ
ンであり、／ＷＥは書き込み信号を入力するピンであ
り、／ＲＯＭ ＣＳピンはＲＯＭを作動させる信号を入
力するピンであり、／ＲＡＭ ＣＳピンはＲＡＭを作動
させる信号を入力するピンである。
【００３３】図２（ｂ）に示す単体メモリチップ１ａの
場合、／ＣＥ１ピン，／ＣＥ２ピンはイネーブル（Ｅｎ
ａｂｌｅ）信号のオン，オフに使用するため、特に問題
が生じることはないが、図２（ａ）に示す混載メモリチ
ップ１の場合には、メモリセル２，３がＳＴＡＴＩＣＲ
ＡＭとＭＡＳＫＲＯＭであるため、／ＣＥ１ピン，／Ｃ
Ｅ２ピンをイネーブル（Ｅｎａｂｌｅ）信号の入力のみ
に使用することは不可能である。
場合、／ＣＥ１ピン，／ＣＥ２ピンはイネーブル（Ｅｎ
ａｂｌｅ）信号のオン，オフに使用するため、特に問題
が生じることはないが、図２（ａ）に示す混載メモリチ
ップ１の場合には、メモリセル２，３がＳＴＡＴＩＣＲ
ＡＭとＭＡＳＫＲＯＭであるため、／ＣＥ１ピン，／Ｃ
Ｅ２ピンをイネーブル（Ｅｎａｂｌｅ）信号の入力のみ
に使用することは不可能である。
【００３４】そこで、本発明の実施形態１では図２
（ａ）に示すように、信号ピン５としての／ＣＥ１及び
／ＣＥ２ピンを／ＲＯＭ ＣＳピン，／ＲＡＭ ＣＳピ
ンとして用い、／ＲＯＭ ＣＳピンと／ＲＡＭ ＣＳピ
ンとを選択し、それぞれを電源ピン４にワイヤボンテイ
ング１０を行なうことにより、ＲＯＭ Ｅｎａｂｌｅ信
号，ＲＯＭ Ｅｎａｂｌｅ信号を入力し、ＳＴＡＴＩＣ
ＲＡＭのメモリセル３とＭＡＳＫＲＯＭのメモリセル２
とを選択して動作するようにしている。
（ａ）に示すように、信号ピン５としての／ＣＥ１及び
／ＣＥ２ピンを／ＲＯＭ ＣＳピン，／ＲＡＭ ＣＳピ
ンとして用い、／ＲＯＭ ＣＳピンと／ＲＡＭ ＣＳピ
ンとを選択し、それぞれを電源ピン４にワイヤボンテイ
ング１０を行なうことにより、ＲＯＭ Ｅｎａｂｌｅ信
号，ＲＯＭ Ｅｎａｂｌｅ信号を入力し、ＳＴＡＴＩＣ
ＲＡＭのメモリセル３とＭＡＳＫＲＯＭのメモリセル２
とを選択して動作するようにしている。
【００３５】本発明の実施形態１におけるＳＴＡＴＩＣ
ＲＡＭのメモリセル３とＭＡＳＫＲＯＭのメモリセル２
とは、ＲＯＭ選択ピン（／ＲＯＭ ＣＳピン）とＲＡＭ
選択ピン（／ＲＯＭ ＣＳピン）の論理によって決ま
り、その論理を表１に示す。
ＲＡＭのメモリセル３とＭＡＳＫＲＯＭのメモリセル２
とは、ＲＯＭ選択ピン（／ＲＯＭ ＣＳピン）とＲＡＭ
選択ピン（／ＲＯＭ ＣＳピン）の論理によって決ま
り、その論理を表１に示す。
【００３６】
【表１】 ここで、Ｈはハイレベル、Ｌはロウレベル、Ｘは無効を
示す。
示す。
【００３７】ＭＡＳＫＲＯＭのメモリセル２とＳＴＡＴ
ＩＣＲＡＭのメモリセル３がともに良品であった場合
は、図３（ａ）に示すようにＭＡＳＫＲＯＭ用電源パッ
ド７ａとＳＴＡＴＩＣＲＡＭ用電源パッド７ｂの両方を
電源ピン４にワイヤボンディング１０することによって
電気的に接続し、混載メモリチップ１として通常の動作
を行なわせる。
ＩＣＲＡＭのメモリセル３がともに良品であった場合
は、図３（ａ）に示すようにＭＡＳＫＲＯＭ用電源パッ
ド７ａとＳＴＡＴＩＣＲＡＭ用電源パッド７ｂの両方を
電源ピン４にワイヤボンディング１０することによって
電気的に接続し、混載メモリチップ１として通常の動作
を行なわせる。
【００３８】ＭＡＳＫＲＯＭのメモリセル２が不良の場
合、図３（ｂ）に示すようにＭＡＳＫＲＯＭ用電源パッ
ド７ａにワイヤボンディング１０をしないことで、不良
ＭＡＳＫＲＯＭのメモリセル２への電源供給を断つ。
合、図３（ｂ）に示すようにＭＡＳＫＲＯＭ用電源パッ
ド７ａにワイヤボンディング１０をしないことで、不良
ＭＡＳＫＲＯＭのメモリセル２への電源供給を断つ。
【００３９】この場合、ＭＡＳＫＲＯＭのメモリセル２
とＳＴＡＴＩＣＲＡＭのメモリセル３とは電気的に分離
されているため、不良ＭＡＳＫＲＯＭのメモリセル２に
電流が流れてしまうことはない。
とＳＴＡＴＩＣＲＡＭのメモリセル３とは電気的に分離
されているため、不良ＭＡＳＫＲＯＭのメモリセル２に
電流が流れてしまうことはない。
【００４０】また、表１の論理から分かるように、／Ｒ
ＯＭ ＣＳピンを電源ピン４にワイヤボンテイング１０
を行なうことにより、ＭＡＳＫＲＯＭのメモリセル２を
強制的に非選択とすることができ、混載メモリチップ１
をＳＴＡＴＩＣＲＡＭ単体チップ１ａとして使用するこ
とができる。
ＯＭ ＣＳピンを電源ピン４にワイヤボンテイング１０
を行なうことにより、ＭＡＳＫＲＯＭのメモリセル２を
強制的に非選択とすることができ、混載メモリチップ１
をＳＴＡＴＩＣＲＡＭ単体チップ１ａとして使用するこ
とができる。
【００５０】以上のように本発明の実施形態１によれ
ば、混載メモリチップにおいて一方のメモリセルが電流
増加を伴う不良品であった場合でも、他方のメモリセル
が良品であれば、その良品のメモリチップ単体として救
済することができる。これによって、従来廃棄していた
不良品の中から製品を作り出し、間接的に歩留まりを向
上させることができる。
ば、混載メモリチップにおいて一方のメモリセルが電流
増加を伴う不良品であった場合でも、他方のメモリセル
が良品であれば、その良品のメモリチップ単体として救
済することができる。これによって、従来廃棄していた
不良品の中から製品を作り出し、間接的に歩留まりを向
上させることができる。
【００５１】ＳＴＡＴＩＣＲＡＭとＭＡＳＫＲＯＭの混
載メモリチップを考えた場合の具体的数値を、ＳＴＡＴ
ＩＣＲＡＭとＭＡＳＫＲＯＭそれぞれの単体メモリチッ
プとしての歩留まりがともに８０％であった場合で計算
すると、従来の技術では混載メモリチップの歩留まりは
６４％にまで低下してしまう。
載メモリチップを考えた場合の具体的数値を、ＳＴＡＴ
ＩＣＲＡＭとＭＡＳＫＲＯＭそれぞれの単体メモリチッ
プとしての歩留まりがともに８０％であった場合で計算
すると、従来の技術では混載メモリチップの歩留まりは
６４％にまで低下してしまう。
【００５２】しかし、本発明の実施形態１では、単体メ
モリチップと混載メモリチップとでの差分１６％をＳＴ
ＡＴＩＣＲＡＭ単体メモリチップとして救済することが
できるため、混載メモリチップの歩留まりを間接的に８
０％にあげることができる。本発明は、上記具体例から
分かるように混載する各メモリチップの歩留まり低いほ
ど有効で、かつ混載するメモリ数が増えるほど有効であ
る。
モリチップと混載メモリチップとでの差分１６％をＳＴ
ＡＴＩＣＲＡＭ単体メモリチップとして救済することが
できるため、混載メモリチップの歩留まりを間接的に８
０％にあげることができる。本発明は、上記具体例から
分かるように混載する各メモリチップの歩留まり低いほ
ど有効で、かつ混載するメモリ数が増えるほど有効であ
る。
【００５３】（実施形態２）図４は、本発明の実施形態
２を示す構成図である。
２を示す構成図である。
【００５４】図４に示す本発明の実施形態２は、２種類
以上のメモリセル１１ａ，１１ｂをメモリチップ１に搭
載するものであるが、図４に示す本発明の実施形態２で
は、混載使用時の電源パッド１２ａ，信号パッド１３ａ
及びグランドパッド１４ａと、メモリセル単独使用時の
電源パッド１２ｂ，信号パッド１３ｂ及びグランドパッ
ド１４ｂとを区別して設けたものである。
以上のメモリセル１１ａ，１１ｂをメモリチップ１に搭
載するものであるが、図４に示す本発明の実施形態２で
は、混載使用時の電源パッド１２ａ，信号パッド１３ａ
及びグランドパッド１４ａと、メモリセル単独使用時の
電源パッド１２ｂ，信号パッド１３ｂ及びグランドパッ
ド１４ｂとを区別して設けたものである。
【００５５】図４に示す本発明の実施形態２では、混載
使用時の電源パッド１２ａ，信号パッド１３ａ及びグラ
ンドパッド１４ａと、メモリセル単独使用時の電源パッ
ド１２ｂ，信号パッド１３ｂ及びグランドパッド１４ｂ
とを区別して設けているが、これらは内外に列状に配列
して設け、電源ピン４，信号ピン５及びグランドピン６
に容易にワイヤボンディング１０することができるよう
になっている。その他の構成は、実施形態１と同様にな
っている。
使用時の電源パッド１２ａ，信号パッド１３ａ及びグラ
ンドパッド１４ａと、メモリセル単独使用時の電源パッ
ド１２ｂ，信号パッド１３ｂ及びグランドパッド１４ｂ
とを区別して設けているが、これらは内外に列状に配列
して設け、電源ピン４，信号ピン５及びグランドピン６
に容易にワイヤボンディング１０することができるよう
になっている。その他の構成は、実施形態１と同様にな
っている。
【００５５】図４に示す本発明の実施形態２によれば、
混載メモリチップ１として通常使用するための電源パッ
ド，信号パッド，グランドパッドと、メモリセルが不良
であった場合に単体メモリチップとして使用するための
電源パッド，信号パッド，グランドパッドとを区別して
専用に有するため、汎用性を保つことができる。
混載メモリチップ１として通常使用するための電源パッ
ド，信号パッド，グランドパッドと、メモリセルが不良
であった場合に単体メモリチップとして使用するための
電源パッド，信号パッド，グランドパッドとを区別して
専用に有するため、汎用性を保つことができる。
【００５６】（実施形態３）図５は、本発明の実施形態
３を示す構成図である。
３を示す構成図である。
【００５７】図１及び図４に示す本発明の実施形態は、
ＳＴＡＴＩＣＲＡＭとＭＡＳＫＲＯＭのメモリセルを混
載した場合について説明したが、図５に示す本発明の実
施形態３は、ＤＹＮＡＭＩＣＲＡＭのメモリセル１５ａ
と、ＳＴＡＴＩＣＲＡＭのメモリセル１５ｂと、ＭＡＳ
ＫＲＯＭのメモリセル１５ｃとの３個以上のメモリセル
をメモリチップ１に混載したものである。その他の構成
は、図１及び図４に示すものと同じに構成されている。
ＳＴＡＴＩＣＲＡＭとＭＡＳＫＲＯＭのメモリセルを混
載した場合について説明したが、図５に示す本発明の実
施形態３は、ＤＹＮＡＭＩＣＲＡＭのメモリセル１５ａ
と、ＳＴＡＴＩＣＲＡＭのメモリセル１５ｂと、ＭＡＳ
ＫＲＯＭのメモリセル１５ｃとの３個以上のメモリセル
をメモリチップ１に混載したものである。その他の構成
は、図１及び図４に示すものと同じに構成されている。
【００５８】各メモリチップ単体の歩留まりがそれぞれ
８０％であるとすると、本発明の実施形態３を用いない
場合の混載メモリチップの歩留まりは５１．２％とな
る。
８０％であるとすると、本発明の実施形態３を用いない
場合の混載メモリチップの歩留まりは５１．２％とな
る。
【００５９】しかし本発明の実施形態３によれば、ＤＹ
ＮＡＭＩＣＲＡＭのメモリセル１５ａとＳＴＡＴＩＣＲ
ＡＭのメモリセル１５ｂとの救済を行うと、４４．８％
を救済することができるため、混載メモリチップの歩留
まりを間接的に９６％にすることができる。
ＮＡＭＩＣＲＡＭのメモリセル１５ａとＳＴＡＴＩＣＲ
ＡＭのメモリセル１５ｂとの救済を行うと、４４．８％
を救済することができるため、混載メモリチップの歩留
まりを間接的に９６％にすることができる。
【００６０】
【発明の効果】以上説明したように本発明によれば、混
載されているメモリチップのうちの１つが不良品であっ
た場合に、残りのチップを有効に使用することができる
ばかりでなく、異常が発生した一部を切り離したメモリ
セル群に対しても正規の信号を誤りなく供給することが
できる。
載されているメモリチップのうちの１つが不良品であっ
た場合に、残りのチップを有効に使用することができる
ばかりでなく、異常が発生した一部を切り離したメモリ
セル群に対しても正規の信号を誤りなく供給することが
できる。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る半導体装置を示す構
成図である。
成図である。
【図２】本発明の実施形態１に係る半導体装置の具体例
を示す構成図である。
を示す構成図である。
【図３】本発明の実施形態１に係る半導体装置の動作を
説明する構成図である。
説明する構成図である。
【図４】本発明の実施形態２に係る半導体装置を示す構
成図である。
成図である。
【図５】本発明の実施形態３に係る半導体装置を示す構
成図である。
成図である。
１ 混載メモリチップ １ａ 単体メモリチップ ２ メモリセル ３ メモリセル ４ 電極ピン ５ 信号ピン ６ グランドピン ７ａ，７ｂ 電極パッド ８ａ，８ｂ 信号パッド ９ａ，９ｂ グランドパッド １０ ワイヤボンディング
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 21/82 H01L 21/822 H01L 27/04
Claims (6)
- 【請求項１】 複数のメモリセルを混載したメモリチッ
プからなる半導体装置であって、 前記メモリチップは、複数のメモリセルに対して位置決
めして共通に設けた電源ピン，信号ピン及びグランドピ
ンを有し、 さらに、前記メモリセルの電源パッド，信号パッド及び
グランドパッドは、前記電源ピン，信号ピン及びグラン
ドピンに隣接して設けられ、 対応する前記ピンとパッドとを電気的に配線処理したも
のであることを特徴とする半導体装置。 - 【請求項２】 前記電源パッド，信号パッド及びグラン
ドパッドは、各メモリセル毎に独立させて設けたもので
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記電源パッド，信号パッド及びグラン
ドパッドは、混載使用時のものとメモリセル単独使用時
のものとを区別して設けたものであることを特徴とする
請求項１に記載の半導体装置。 - 【請求項４】 前記メモリセルは、電気的に分離されて
形成されたものであることを特徴とする請求項１，２又
は３に記載の半導体装置。 - 【請求項５】 前記対応するピンとパッドとは、ワイヤ
ーボンテイングにより電気的に配線処理したものである
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項６】 前記メモリチップは、ＲＯＭとＲＡＭと
のメモリセルを混載したものであることを特徴と請求項
１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18055098A JP3147861B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18055098A JP3147861B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000012794A JP2000012794A (ja) | 2000-01-14 |
| JP3147861B2 true JP3147861B2 (ja) | 2001-03-19 |
Family
ID=16085246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18055098A Expired - Fee Related JP3147861B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147861B2 (ja) |
-
1998
- 1998-06-26 JP JP18055098A patent/JP3147861B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000012794A (ja) | 2000-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7907434B2 (en) | Semiconductor apparatus having a large-size bus connection | |
| US20080258177A1 (en) | method of manufacturing a semiconductor device and a semiconductor device | |
| US6351040B1 (en) | Method and apparatus for implementing selected functionality on an integrated circuit device | |
| CN101276811A (zh) | 半导体器件 | |
| JPH08321586A (ja) | 集積半導体回路 | |
| US5751051A (en) | Semiconductor device equipped with electrostatic breakdown protection circuit | |
| US7365573B2 (en) | Mixed-voltage interface and semiconductor integrated circuit | |
| KR100333519B1 (ko) | 반도체집적회로장치 | |
| JP5002967B2 (ja) | 半導体装置及びその製造方法 | |
| JP3147861B2 (ja) | 半導体装置 | |
| JP3669889B2 (ja) | 半導体集積回路装置 | |
| JPH04287360A (ja) | 半導体記憶装置 | |
| JPH0448773A (ja) | 半導体集積回路装置 | |
| JPH03236263A (ja) | 半導体集積回路装置 | |
| JP3546990B2 (ja) | 半導体装置 | |
| KR0153596B1 (ko) | 반도체 메모리 장치의 불량분석 에지 패드와 패키지 접착 센터 패드의 배치구조 | |
| JPH06120426A (ja) | 半導体集積回路 | |
| JP2003124333A (ja) | 半導体ｉｃチップ | |
| JP2000315400A (ja) | 半導体集積回路 | |
| JPH0831524B2 (ja) | 半導体集積回路装置 | |
| JPH09246334A (ja) | 半導体装置 | |
| JPS6316636A (ja) | 半導体集積回路装置 | |
| JPH1196753A (ja) | 半導体記憶装置 | |
| JP2001185688A (ja) | 半導体集積回路装置およびこれを用いた半導体集積回路装置カード | |
| JPH0724299B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |