JPH09246334A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09246334A JPH09246334A JP8051618A JP5161896A JPH09246334A JP H09246334 A JPH09246334 A JP H09246334A JP 8051618 A JP8051618 A JP 8051618A JP 5161896 A JP5161896 A JP 5161896A JP H09246334 A JPH09246334 A JP H09246334A
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- JP
- Japan
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- circuit
- pad
- burn
- wafer
- semiconductor device
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Abstract
(57)【要約】
【課題】 ウェハ・バーンインを支援する機能を有する
にもかかわらず、バーンイン専用のパッドが不要である
半導体装置を提供する。 【解決手段】 ウェハ・バーンイン時にストレス電圧を
印加するための専用パッドを設けずに、本来ウェハ・バ
ーンイン時には動作させない回路が接続されたパッド
を、バーンイン時のストレス電圧印加用のパッドとして
兼用する。例えば、ＤＲＡＭでは通常動作時にのみ動作
する列アドレスバッファ回路１５に接地電圧を供給する
ＶＳＳパッド２０を、バーンイン時のストレス電圧印加
用パッドとして用いる。それにより、チップ面積を縮小
化してウェハ１枚当たりのチップ取得率の改善を図る。
また、既存の集積回路に対して、大幅な設計変更や製造
プロセスの変更を伴わずにウェハ・バーンインを支援す
る機能を追加することができるようにした。
にもかかわらず、バーンイン専用のパッドが不要である
半導体装置を提供する。 【解決手段】 ウェハ・バーンイン時にストレス電圧を
印加するための専用パッドを設けずに、本来ウェハ・バ
ーンイン時には動作させない回路が接続されたパッド
を、バーンイン時のストレス電圧印加用のパッドとして
兼用する。例えば、ＤＲＡＭでは通常動作時にのみ動作
する列アドレスバッファ回路１５に接地電圧を供給する
ＶＳＳパッド２０を、バーンイン時のストレス電圧印加
用パッドとして用いる。それにより、チップ面積を縮小
化してウェハ１枚当たりのチップ取得率の改善を図る。
また、既存の集積回路に対して、大幅な設計変更や製造
プロセスの変更を伴わずにウェハ・バーンインを支援す
る機能を追加することができるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体技術さらに
は半導体装置の検査技術に適用して特に有効な技術に関
し、例えば回路パターン形成後にウェハ状態でバーンイ
ン（加熱試験）が行なわれる半導体装置に利用して有用
な技術に関する。
は半導体装置の検査技術に適用して特に有効な技術に関
し、例えば回路パターン形成後にウェハ状態でバーンイ
ン（加熱試験）が行なわれる半導体装置に利用して有用
な技術に関する。
【０００２】
【従来の技術】ＬＳＩなどの半導体集積回路装置の検査
の一つに、半導体ウェハ上に集積回路のパターンを複数
形成し、それを個々の半導体チップに切断した後に、例
えば１２５℃の高温環境下で半導体チップに通常の動作
電圧（例えば５Ｖ）よりも高いストレス電圧（通常動作
時の駆動電圧が５Ｖの場合には８Ｖ程度）を十数時間程
度印加するバーンインがある。このバーンインにより、
多層配線構造を有する集積回路の上下の配線層同士の短
絡などを原因とする初期不良の半導体チップを除去する
ことができる。
の一つに、半導体ウェハ上に集積回路のパターンを複数
形成し、それを個々の半導体チップに切断した後に、例
えば１２５℃の高温環境下で半導体チップに通常の動作
電圧（例えば５Ｖ）よりも高いストレス電圧（通常動作
時の駆動電圧が５Ｖの場合には８Ｖ程度）を十数時間程
度印加するバーンインがある。このバーンインにより、
多層配線構造を有する集積回路の上下の配線層同士の短
絡などを原因とする初期不良の半導体チップを除去する
ことができる。
【０００３】近時、集積回路パターンを形成した後、個
々のチップに切断する前に、半導体ウェハの状態のまま
でバーンインを行うウェハ・バーンイン技術が提唱され
ている。従来、かかるウェハ・バーンインを行う半導体
メモリにおいては、バーンイン時にワード線にストレス
電圧を印加するためにのみ使用される専用パッドをウェ
ハ上の個々のチップ毎に予め形成しておき、そのバーン
イン用パッドと各チップに設けられたウェハ・バーンイ
ン（ウェハＢ／ｉ）回路とを接続している。そして、高
温環境下において、そのバーンイン用パッドにストレス
電圧を印加することによりウェハ・バーンインを実施し
ている。このバーンイン用パッドは、通常の動作時に信
号の入出力や電源電圧の印加や接地に使用されるパッド
（例えば列アドレスバッファ回路に接地電圧を供給する
ＶＳＳパッドなど）とは別に用意されている。
々のチップに切断する前に、半導体ウェハの状態のまま
でバーンインを行うウェハ・バーンイン技術が提唱され
ている。従来、かかるウェハ・バーンインを行う半導体
メモリにおいては、バーンイン時にワード線にストレス
電圧を印加するためにのみ使用される専用パッドをウェ
ハ上の個々のチップ毎に予め形成しておき、そのバーン
イン用パッドと各チップに設けられたウェハ・バーンイ
ン（ウェハＢ／ｉ）回路とを接続している。そして、高
温環境下において、そのバーンイン用パッドにストレス
電圧を印加することによりウェハ・バーンインを実施し
ている。このバーンイン用パッドは、通常の動作時に信
号の入出力や電源電圧の印加や接地に使用されるパッド
（例えば列アドレスバッファ回路に接地電圧を供給する
ＶＳＳパッドなど）とは別に用意されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００５】すなわち、ウェハ・バーンイン専用のパッ
ドを設けることにより、個々の半導体チップにおけるチ
ップ面積が増大し、ウェハ１枚当たりのチップ取得率が
低下してしまう。また、ウェハ・バーンインを支援する
機能を有していない既存の集積回路に対して、ウェハ・
バーンインを支援する機能を追加するように設計変更す
る際に、チップ面積やチップレイアウト上の制約により
新たにバーンイン用パッドを設けることが困難である場
合が多く、実際にはウェハ・バーンインを支援する機能
を追加することができない、あるいは機能追加のために
大幅な設計変更や製造プロセスの変更を強いられること
がある。
ドを設けることにより、個々の半導体チップにおけるチ
ップ面積が増大し、ウェハ１枚当たりのチップ取得率が
低下してしまう。また、ウェハ・バーンインを支援する
機能を有していない既存の集積回路に対して、ウェハ・
バーンインを支援する機能を追加するように設計変更す
る際に、チップ面積やチップレイアウト上の制約により
新たにバーンイン用パッドを設けることが困難である場
合が多く、実際にはウェハ・バーンインを支援する機能
を追加することができない、あるいは機能追加のために
大幅な設計変更や製造プロセスの変更を強いられること
がある。
【０００６】本発明はかかる事情に鑑みてなされたもの
で、ウェハ・バーンインを支援する機能を有するにもか
かわらず、バーンイン専用のパッドが不要である半導体
装置を提供することを主たる目的としている。
で、ウェハ・バーンインを支援する機能を有するにもか
かわらず、バーンイン専用のパッドが不要である半導体
装置を提供することを主たる目的としている。
【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述及び添附図面か
ら明らかになるであろう。
新規な特徴については、本明細書の記述及び添附図面か
ら明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００９】すなわち、ウェハ・バーンインを支援する
機能を有する半導体装置において、ウェハ・バーンイン
時にストレス電圧を印加するための専用パッドを設けず
に、半導体ウェハ上の個々の半導体チップに相当する集
積回路内の、通常の動作時に信号の入出力や電源電圧の
印加や接地に使用されるパッドを、バーンイン時のスト
レス電圧印加用のパッドとして兼用するようにした。そ
の兼用するパッドには、本来ウェハ・バーンイン時には
動作させない回路が接続されたパッドを用いる。例え
ば、半導体メモリでは、列アドレスバッファ回路に接地
電圧を供給するＶＳＳパッドを用いる。また、ウェハ・
バーンイン時にストレス電圧を印加することにより、そ
の兼用に供されるパッドに接続されている通常動作時用
の回路に誤動作が生じる虞がある場合には、誤動作防止
回路を新たに付加する。
機能を有する半導体装置において、ウェハ・バーンイン
時にストレス電圧を印加するための専用パッドを設けず
に、半導体ウェハ上の個々の半導体チップに相当する集
積回路内の、通常の動作時に信号の入出力や電源電圧の
印加や接地に使用されるパッドを、バーンイン時のスト
レス電圧印加用のパッドとして兼用するようにした。そ
の兼用するパッドには、本来ウェハ・バーンイン時には
動作させない回路が接続されたパッドを用いる。例え
ば、半導体メモリでは、列アドレスバッファ回路に接地
電圧を供給するＶＳＳパッドを用いる。また、ウェハ・
バーンイン時にストレス電圧を印加することにより、そ
の兼用に供されるパッドに接続されている通常動作時用
の回路に誤動作が生じる虞がある場合には、誤動作防止
回路を新たに付加する。
【００１０】このようにすることによって、ウェハ・バ
ーンイン時にストレス電圧を印加するための専用パッド
を設けずに済むので、既にウェハ・バーンインを支援す
る機能を有する半導体チップにおいては、パッド数が減
ってチップ面積の縮小化が可能となり、ウェハ１枚当た
りのチップ取得率が改善される。また、ウェハ・バーン
インを支援する機能を有していない既存の集積回路にお
いては、ウェハ・バーンインを支援する機能の回路規模
が比較的小さいので、その回路を追加して配線パターン
を若干変更するだけで済み、大幅な設計変更や製造プロ
セスの変更を伴わずにウェハ・バーンインを支援する機
能を追加することができる。
ーンイン時にストレス電圧を印加するための専用パッド
を設けずに済むので、既にウェハ・バーンインを支援す
る機能を有する半導体チップにおいては、パッド数が減
ってチップ面積の縮小化が可能となり、ウェハ１枚当た
りのチップ取得率が改善される。また、ウェハ・バーン
インを支援する機能を有していない既存の集積回路にお
いては、ウェハ・バーンインを支援する機能の回路規模
が比較的小さいので、その回路を追加して配線パターン
を若干変更するだけで済み、大幅な設計変更や製造プロ
セスの変更を伴わずにウェハ・バーンインを支援する機
能を追加することができる。
【００１１】
【発明の実施の形態】図１には、本発明に係る半導体装
置の一例の要部が示されている。この半導体装置は、同
一の半導体ウェハ上に複数形成された例えばダイナミッ
ク型ＲＡＭであり、後のダイシング工程で個々の半導体
チップ１に分割される。同一ウェハ上に形成された各半
導体装置は、例えば自動的にアドレス・カウンタを更新
して順次ワード線を選択する等ウェハ・バーンイン時に
のみ動作する回路（以下、ウェハ・バーンイン回路とす
る。）１０を有しており、個々の半導体チップ１に分割
される前にウェハのままバーンインが実施されるように
なっている。そして、この実施例ではそのウェハ・バー
ンイン回路１０は、半導体チップ１に分割された後の通
常動作時に動作する列アドレスバッファ回路１５ととも
に、外部よりボンディング・ワイヤ等を介して接地電圧
が印加されるＶＳＳパッド２０に共通接続されている。
置の一例の要部が示されている。この半導体装置は、同
一の半導体ウェハ上に複数形成された例えばダイナミッ
ク型ＲＡＭであり、後のダイシング工程で個々の半導体
チップ１に分割される。同一ウェハ上に形成された各半
導体装置は、例えば自動的にアドレス・カウンタを更新
して順次ワード線を選択する等ウェハ・バーンイン時に
のみ動作する回路（以下、ウェハ・バーンイン回路とす
る。）１０を有しており、個々の半導体チップ１に分割
される前にウェハのままバーンインが実施されるように
なっている。そして、この実施例ではそのウェハ・バー
ンイン回路１０は、半導体チップ１に分割された後の通
常動作時に動作する列アドレスバッファ回路１５ととも
に、外部よりボンディング・ワイヤ等を介して接地電圧
が印加されるＶＳＳパッド２０に共通接続されている。
【００１２】このＶＳＳパッド２０は、半導体チップ１
内の他の回路（図示省略）に接地電圧を供給する共通の
接地線（図示省略）から独立して設けられており、他の
回路からのノイズの影響を受けることなく列アドレスバ
ッファ回路１５に接地電圧を供給することができるよう
になっている。
内の他の回路（図示省略）に接地電圧を供給する共通の
接地線（図示省略）から独立して設けられており、他の
回路からのノイズの影響を受けることなく列アドレスバ
ッファ回路１５に接地電圧を供給することができるよう
になっている。
【００１３】ウェハ・バーンインの実施時には、前記Ｖ
ＳＳパッド２０にストレス電圧が印加されることにな
る。それによって、ウェハ・バーンイン回路１０を介し
て、該ウェハ・バーンイン回路１０に接続されたワード
線（図示省略）にストレス電圧が印加される。また、そ
の際に、図２に示すように、列アドレスバッファ回路１
５の構成要素である初段ＣＭＯＳインバータ回路１６の
入力端子に接続されたアドレス信号入力用のパッド（ア
ドレスパッド）２３には、外部からアドレス信号が入力
されない。つまり、列アドレスバッファ回路１５は非動
作状態となる。従って、ウェハ・バーンイン時に列アド
レスバッファ回路１５では誤動作が起こらない。よっ
て、本実施例では誤動作防止用の回路を設ける必要がな
い。
ＳＳパッド２０にストレス電圧が印加されることにな
る。それによって、ウェハ・バーンイン回路１０を介し
て、該ウェハ・バーンイン回路１０に接続されたワード
線（図示省略）にストレス電圧が印加される。また、そ
の際に、図２に示すように、列アドレスバッファ回路１
５の構成要素である初段ＣＭＯＳインバータ回路１６の
入力端子に接続されたアドレス信号入力用のパッド（ア
ドレスパッド）２３には、外部からアドレス信号が入力
されない。つまり、列アドレスバッファ回路１５は非動
作状態となる。従って、ウェハ・バーンイン時に列アド
レスバッファ回路１５では誤動作が起こらない。よっ
て、本実施例では誤動作防止用の回路を設ける必要がな
い。
【００１４】一方、個々の半導体チップ１に分割され、
樹脂やパッケージ等により封止された後の通常動作時に
おいては、ＶＳＳパッド２０には接地電圧が供給され
る。それによって、図２に示すように、列アドレスバッ
ファ回路１５内の初段ＣＭＯＳインバータ回路１６のＮ
ＭＯＳトランジスタ１７のソースの電位は接地レベルと
なる。その際、ウェハ・バーンイン回路１０にはＶＳＳ
パッド２０を介して接地電圧が供給されるので、ウェハ
・バーンイン回路１０は非動作状態となる。通常動作時
には、前記初段ＣＭＯＳインバータ回路１６を構成する
ＰＭＯＳトランジスタ１８のソースには、ＶＣＣパッド
２６及びそれに接続されたボンディング・ワイヤ等を介
して正の電源電圧（例えば５Ｖ）が印加される。
樹脂やパッケージ等により封止された後の通常動作時に
おいては、ＶＳＳパッド２０には接地電圧が供給され
る。それによって、図２に示すように、列アドレスバッ
ファ回路１５内の初段ＣＭＯＳインバータ回路１６のＮ
ＭＯＳトランジスタ１７のソースの電位は接地レベルと
なる。その際、ウェハ・バーンイン回路１０にはＶＳＳ
パッド２０を介して接地電圧が供給されるので、ウェハ
・バーンイン回路１０は非動作状態となる。通常動作時
には、前記初段ＣＭＯＳインバータ回路１６を構成する
ＰＭＯＳトランジスタ１８のソースには、ＶＣＣパッド
２６及びそれに接続されたボンディング・ワイヤ等を介
して正の電源電圧（例えば５Ｖ）が印加される。
【００１５】上記実施例によれば、半導体ウェハ上の個
々の半導体チップ１に相当する集積回路内の列アドレス
バッファ回路１５に接地電圧を供給するＶＳＳパッド２
０を、バーンイン時のストレス電圧印加用のパッドとし
て兼用するようにしたことにより、ウェハ・バーンイン
時にストレス電圧を印加するための専用パッドを設けず
に済むので、既にウェハ・バーンインを支援する機能を
有する半導体チップ１においては、パッド数が減ってチ
ップ面積の縮小化が可能となり、ウェハ１枚当たりのチ
ップ取得率が改善され、歩留まりが向上する。また、ウ
ェハ・バーンインを支援する機能を有していない既存の
集積回路においては、大幅な設計変更や製造プロセスの
変更を伴わずにウェハ・バーンインを支援する機能を追
加することができる。
々の半導体チップ１に相当する集積回路内の列アドレス
バッファ回路１５に接地電圧を供給するＶＳＳパッド２
０を、バーンイン時のストレス電圧印加用のパッドとし
て兼用するようにしたことにより、ウェハ・バーンイン
時にストレス電圧を印加するための専用パッドを設けず
に済むので、既にウェハ・バーンインを支援する機能を
有する半導体チップ１においては、パッド数が減ってチ
ップ面積の縮小化が可能となり、ウェハ１枚当たりのチ
ップ取得率が改善され、歩留まりが向上する。また、ウ
ェハ・バーンインを支援する機能を有していない既存の
集積回路においては、大幅な設計変更や製造プロセスの
変更を伴わずにウェハ・バーンインを支援する機能を追
加することができる。
【００１６】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００１７】例えば、ウェハ・バーンイン時のストレス
電圧印加用のパッドとして、上記ＶＳＳパッド２０以外
のパッドを用いてもよい。その場合、そのパッドに接続
された通常動作時に動作する回路がウェハ・バーンイン
時に誤動作する虞がある場合には、新たに誤動作防止用
の回路を追加する必要がある。
電圧印加用のパッドとして、上記ＶＳＳパッド２０以外
のパッドを用いてもよい。その場合、そのパッドに接続
された通常動作時に動作する回路がウェハ・バーンイン
時に誤動作する虞がある場合には、新たに誤動作防止用
の回路を追加する必要がある。
【００１８】また、ウェハ・バーンインの際にオンして
バーンイン回路１０にストレス電圧が印加され得る状態
とし、かつ通常動作時にオフしてバーンイン回路１０に
接地電圧が印加されないようにするゲートなどからなる
スイッチをウェハ・バーンイン回路１０の直前に設けて
もよい。
バーンイン回路１０にストレス電圧が印加され得る状態
とし、かつ通常動作時にオフしてバーンイン回路１０に
接地電圧が印加されないようにするゲートなどからなる
スイッチをウェハ・バーンイン回路１０の直前に設けて
もよい。
【００１９】さらに、半導体ウェハ上に形成された個々
の半導体チップに相当する集積回路以外の領域、例えば
半導体チップに相当する集積回路とともに同一半導体ウ
ェハ上に形成される信頼性評価用のＴＥＧ（ｔｅｓｔ
ｅｌｅｍｅｎｔ ｇｒｏｕｐ）内に、ストレス電圧印加
用のパッドを設け、そのパッドと個々の半導体チップの
ウェハ・バーンイン回路とを電気的に接続するようにし
てもよい。
の半導体チップに相当する集積回路以外の領域、例えば
半導体チップに相当する集積回路とともに同一半導体ウ
ェハ上に形成される信頼性評価用のＴＥＧ（ｔｅｓｔ
ｅｌｅｍｅｎｔ ｇｒｏｕｐ）内に、ストレス電圧印加
用のパッドを設け、そのパッドと個々の半導体チップの
ウェハ・バーンイン回路とを電気的に接続するようにし
てもよい。
【００２０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
メモリに適用した場合について説明したが、この発明は
それに限定されるものではなく、ウェハ・バーンインを
実施することのできる半導体集積回路装置に利用するこ
とができる。
なされた発明をその背景となった利用分野である半導体
メモリに適用した場合について説明したが、この発明は
それに限定されるものではなく、ウェハ・バーンインを
実施することのできる半導体集積回路装置に利用するこ
とができる。
【００２１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００２２】すなわち、ウェハ・バーンインを支援する
機能を有する半導体チップのチップ面積を縮小すること
ができ、ウェハ１枚当たりのチップ取得率が改善されて
歩留まりが向上する。また、大幅な設計変更や製造プロ
セスの変更を伴わずに、ウェハ・バーンインを支援する
機能を有していない既存の集積回路に対してウェハ・バ
ーンインを支援する機能を追加することができる。
機能を有する半導体チップのチップ面積を縮小すること
ができ、ウェハ１枚当たりのチップ取得率が改善されて
歩留まりが向上する。また、大幅な設計変更や製造プロ
セスの変更を伴わずに、ウェハ・バーンインを支援する
機能を有していない既存の集積回路に対してウェハ・バ
ーンインを支援する機能を追加することができる。
【図１】本発明に係る半導体装置の一例の要部を示すブ
ロック図である。
ロック図である。
【図２】本発明に係る半導体装置の一例の要部を示すブ
ロック図である。
ロック図である。
１ 半導体チップ １０ ウェハ・バーンイン回路 １６ 初段ＣＭＯＳインバータ回路 １７ ＮＭＯＳトランジスタ １５ 列アドレスバッファ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｔ 21/822 (72)発明者 山下 雅美 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (3)
- 【請求項１】 回路パターンが形成された半導体ウェハ
の状態でバーンインが行われ得る半導体装置であって、
ウェハ・バーンイン時にのみ動作する回路と通常動作時
にのみ動作する回路とが同一のパッドに共通接続されて
いることを特徴とする半導体装置。 - 【請求項２】 ウェハ・バーンイン時にのみ動作する回
路と通常動作時にのみ動作する回路とが共通接続された
前記パッドは、ウェハ・バーンイン時に通常の駆動電圧
よりも高いストレス電圧が印加されるパッドであること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 請求項１または請求項２に記載の半導体
装置が、他の回路に接続された接地線と分離された接地
線に接続された初段ＣＭＯＳインバータ回路を有する列
アドレスバッファ回路を備えた半導体メモリである場合
において、上記通常動作時にのみ動作する回路は前記列
アドレスバッファ回路であり、該列アドレスバッファ回
路とウェハ・バーンイン時にのみ動作する回路とが共通
接続された前記パッドは、通常動作時に当該列アドレス
バッファ回路内の前記初段ＣＭＯＳインバータ回路のＮ
ＭＯＳトランジスタのソースに接地電圧を印加するパッ
ドであることを特徴とする請求項１または２記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8051618A JPH09246334A (ja) | 1996-03-08 | 1996-03-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8051618A JPH09246334A (ja) | 1996-03-08 | 1996-03-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246334A true JPH09246334A (ja) | 1997-09-19 |
Family
ID=12891875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8051618A Pending JPH09246334A (ja) | 1996-03-08 | 1996-03-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246334A (ja) |
-
1996
- 1996-03-08 JP JP8051618A patent/JPH09246334A/ja active Pending
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