JP3148061B2 - ダイナミックヒス内蔵コンパレータ回路 - Google Patents
ダイナミックヒス内蔵コンパレータ回路Info
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- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明はコンパレータ回路に関
し、特に、集積回路により構成されるコンパレータ回路
に関する。
し、特に、集積回路により構成されるコンパレータ回路
に関する。
【０００２】
【従来の技術】コンパレータ回路においては、出力の切
換時にチャタリングが発生することを防止するために、
ダイナミックヒスをつけることが行われる。従来、集積
回路により形成したコンパレータ回路では、ダイナミッ
クヒスを作成するためのコンデンサは集積回路に外付け
されていた。
換時にチャタリングが発生することを防止するために、
ダイナミックヒスをつけることが行われる。従来、集積
回路により形成したコンパレータ回路では、ダイナミッ
クヒスを作成するためのコンデンサは集積回路に外付け
されていた。
【０００３】その回路例を図１５に示す。図において、
コンパレータ回路１は集積回路ＩＣ内に形成され、その
−側入力端子を入力端子ＩＮ1 に、＋側入力端子を入力
端子ＩＮ2 に、出力を出力端子ＯＵＴに接続している。
そして、ダイナミックヒスをつけるために、入力端子Ｉ
Ｎ2 と出力端子ＯＵＴの間にコンデンサＣと抵抗Ｒの直
列回路が接続される。このコンパレータ回路１１におい
ては、入力端子ＩＮ1に入力電圧ＶINが、入力端子ＩＮ
2 にスレショルドレベルＶTHが入力され、出力端子ＯＵ
Ｔから出力が取り出される。
コンパレータ回路１は集積回路ＩＣ内に形成され、その
−側入力端子を入力端子ＩＮ1 に、＋側入力端子を入力
端子ＩＮ2 に、出力を出力端子ＯＵＴに接続している。
そして、ダイナミックヒスをつけるために、入力端子Ｉ
Ｎ2 と出力端子ＯＵＴの間にコンデンサＣと抵抗Ｒの直
列回路が接続される。このコンパレータ回路１１におい
ては、入力端子ＩＮ1に入力電圧ＶINが、入力端子ＩＮ
2 にスレショルドレベルＶTHが入力され、出力端子ＯＵ
Ｔから出力が取り出される。
【０００４】ダイナミックヒスの概要について図１６、
図１７を用いて説明する。図１６はダイナミックヒスが
ない場合の入力電圧ＶINと出力電圧ＶOUT の関係を示
し、図１６はダイナミックヒスを付けた図１５の回路に
おける入力電圧ＶINと出力電圧ＶOUT の関係を示す。始
めに、コンパレータ回路１にダイナミックヒスがない場
合について説明をすると、図１６に示すように、入力電
圧ＶINがＡ点及びＢ点においてスレショルドレベルＶTH
より大きく又は小さくなると出力電圧ＶOUT が切り換わ
るが、入力波形に含まれるノイズにより、入力電圧ＶIN
がスレショルドレベルＶTHと何回もクロスするため、そ
の都度出力が切り換わり、出力電圧ＶOUT にチャタリン
グが発生し、誤動作の原因となることがある。
図１７を用いて説明する。図１６はダイナミックヒスが
ない場合の入力電圧ＶINと出力電圧ＶOUT の関係を示
し、図１６はダイナミックヒスを付けた図１５の回路に
おける入力電圧ＶINと出力電圧ＶOUT の関係を示す。始
めに、コンパレータ回路１にダイナミックヒスがない場
合について説明をすると、図１６に示すように、入力電
圧ＶINがＡ点及びＢ点においてスレショルドレベルＶTH
より大きく又は小さくなると出力電圧ＶOUT が切り換わ
るが、入力波形に含まれるノイズにより、入力電圧ＶIN
がスレショルドレベルＶTHと何回もクロスするため、そ
の都度出力が切り換わり、出力電圧ＶOUT にチャタリン
グが発生し、誤動作の原因となることがある。
【０００５】これに対し、ダイナミックヒスをつけた図
１５の回路においては、図１７に示すように、入力電圧
ＶINがＡ点及びＢ点においてスレショルドレベルＶTHよ
り大きく又は小さくなると出力電圧ＶOUT が反転し、こ
の切り換わった出力電圧ＶOU T がコンデンサＣを介して
入力端子ＩＮ2 に重畳され、スレショルドレベルＶTHを
小さく又は大きくする。その後、コンデンサＣの充電又
は放電によりある時定数τでスレショルドレベルＶTHは
本来の値に戻るが、ダイナミックヒスによりノイズを含
む入力電圧ＶINがスレショルドレベルＶTHとクロスする
ことはなくなるため、チャタリングは発生しない。
１５の回路においては、図１７に示すように、入力電圧
ＶINがＡ点及びＢ点においてスレショルドレベルＶTHよ
り大きく又は小さくなると出力電圧ＶOUT が反転し、こ
の切り換わった出力電圧ＶOU T がコンデンサＣを介して
入力端子ＩＮ2 に重畳され、スレショルドレベルＶTHを
小さく又は大きくする。その後、コンデンサＣの充電又
は放電によりある時定数τでスレショルドレベルＶTHは
本来の値に戻るが、ダイナミックヒスによりノイズを含
む入力電圧ＶINがスレショルドレベルＶTHとクロスする
ことはなくなるため、チャタリングは発生しない。
【０００６】
【発明が解決しようとする課題】以上説明した従来のダ
イナミックヒスをつけたコンパレータ回路においては、
ダイナミックヒスを作成するためのコンデンサＣを集積
回路ＩＣの外部に接続しなければならない。また、スレ
ショルドレベルＶTHを集積回路ＩＣ内部で作成する場合
においても、コンデンサを接続するために入力端子ＩＮ
2 を設けなければならないという問題点を有する。さら
に、ダイナミックヒスの時定数τが、コンパレータ回路
が接続される外部回路に存在する抵抗により変動して、
一定の時定数τが得られないという問題点があった。
イナミックヒスをつけたコンパレータ回路においては、
ダイナミックヒスを作成するためのコンデンサＣを集積
回路ＩＣの外部に接続しなければならない。また、スレ
ショルドレベルＶTHを集積回路ＩＣ内部で作成する場合
においても、コンデンサを接続するために入力端子ＩＮ
2 を設けなければならないという問題点を有する。さら
に、ダイナミックヒスの時定数τが、コンパレータ回路
が接続される外部回路に存在する抵抗により変動して、
一定の時定数τが得られないという問題点があった。
【０００７】本発明は、集積回路により形成したコンパ
レータ回路において、ダイナミックヒスをつけることに
より高周波ノイズによるチャタリングの発生を防止し、
かつダイナミックヒスを作成するためのコンデンサを集
積回路の外部に接続する必要をなくすことを目的とする
ものである。
レータ回路において、ダイナミックヒスをつけることに
より高周波ノイズによるチャタリングの発生を防止し、
かつダイナミックヒスを作成するためのコンデンサを集
積回路の外部に接続する必要をなくすことを目的とする
ものである。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、集積回路により形成したコンパレータ回
路において、差動対の少なくとも一方のトランジスタの
ベースと、コンパレータの論理によって電位が変わるラ
イン（例えば出力トランジスタのベースの間）に、ダイ
ナミックヒスをつけるための集積回路内に形成したコン
デンサを接続する。
め、本発明は、集積回路により形成したコンパレータ回
路において、差動対の少なくとも一方のトランジスタの
ベースと、コンパレータの論理によって電位が変わるラ
イン（例えば出力トランジスタのベースの間）に、ダイ
ナミックヒスをつけるための集積回路内に形成したコン
デンサを接続する。
【０００９】
【作用】上記手段によれば、入力電圧がスレショルドレ
ベルより大きく又は小さくなり、出力電圧が切り換わっ
た時、出力トランジスタ（又はその前段のトランジス
タ）のベース電圧がコンデンサを介して差動対のトラン
ジスタのベース電圧に印加され、そのベース電圧を瞬間
的に変動させる。これにより、ダイナミックヒスがつけ
られてチャタリングが防止できる。また、上記手段によ
り、コンデンサを集積回路内に形成することができるの
で、コンデンサを外付けする必要性がなくなる。
ベルより大きく又は小さくなり、出力電圧が切り換わっ
た時、出力トランジスタ（又はその前段のトランジス
タ）のベース電圧がコンデンサを介して差動対のトラン
ジスタのベース電圧に印加され、そのベース電圧を瞬間
的に変動させる。これにより、ダイナミックヒスがつけ
られてチャタリングが防止できる。また、上記手段によ
り、コンデンサを集積回路内に形成することができるの
で、コンデンサを外付けする必要性がなくなる。
【００１０】
【実施例】以下、本発明の実施例を図を用いて説明す
る。なお、以下の説明における各図面において、同一の
機能を有するものには同一の符号を付して、重複する説
明は省略する。 （前提技術） 図１〜図４に本発明の前提技術の回路図を示す。図１は
ＰＮＰ入力のコンパレータ回路、図２はその入力電圧範
囲を改良したコンパレータ回路、図３はＮＰＮ入力のコ
ンパレータ回路、図４はその入力電圧範囲を改良したコ
ンパレータ回路を示す。本実施例においては、差動対の
トランジスタＱ2 ，Ｑ4 の内の一方の差動トランジスタ
Ｑ4 のベースと出力トランジスタＱ9 のベースの間に、
ダイナミックヒスをつけるためのコンデンサＣ1 を接続
することを特徴としている。図１〜４の回路のその他の
部分はコンパレータ回路として周知のものであるので、
ここでの説明は省略する。
る。なお、以下の説明における各図面において、同一の
機能を有するものには同一の符号を付して、重複する説
明は省略する。 （前提技術） 図１〜図４に本発明の前提技術の回路図を示す。図１は
ＰＮＰ入力のコンパレータ回路、図２はその入力電圧範
囲を改良したコンパレータ回路、図３はＮＰＮ入力のコ
ンパレータ回路、図４はその入力電圧範囲を改良したコ
ンパレータ回路を示す。本実施例においては、差動対の
トランジスタＱ2 ，Ｑ4 の内の一方の差動トランジスタ
Ｑ4 のベースと出力トランジスタＱ9 のベースの間に、
ダイナミックヒスをつけるためのコンデンサＣ1 を接続
することを特徴としている。図１〜４の回路のその他の
部分はコンパレータ回路として周知のものであるので、
ここでの説明は省略する。
【００１１】以下、図１のコンパレータ回路について、
図５の波形図を参照しながら説明する。図５は、図１の
回路の入力電圧ＶIN、スレショルドレベルＶTH、出力電
圧Ｖ OUT の関係を示す。図１の回路において、入力電圧
ＶINが入力端子＋ＩＮに印加され、スレショルドレベル
ＶTHが入力端子−ＩＮに印加されるものとして以下に説
明する。入力端子＋ＩＮに印加された入力電圧ＶINは、
抵抗Ｒ1 を介して差動対の一方のトランジスタＱ2 のベ
ースに印加される。入力端子−ＩＮに印加されたスレシ
ョルドレベルＶTHは、抵抗Ｒ2 を介して差動対の他方の
トランジスタＱ4 のベースに印加される。出力端子ＯＵ
Ｔは、電源ＶCCと抵抗Ｒを介して接続された出力トラン
ジスタＱ9 のコレクタから引き出される。そして、スレ
ショルドレベルＶTHが印加される差動トランジスタＱ4
のベースと出力トランジスタＱ9 のベースの間に、ダイ
ナミックヒスをつけるためのコンデンサＣ1 が接続され
る。
図５の波形図を参照しながら説明する。図５は、図１の
回路の入力電圧ＶIN、スレショルドレベルＶTH、出力電
圧Ｖ OUT の関係を示す。図１の回路において、入力電圧
ＶINが入力端子＋ＩＮに印加され、スレショルドレベル
ＶTHが入力端子−ＩＮに印加されるものとして以下に説
明する。入力端子＋ＩＮに印加された入力電圧ＶINは、
抵抗Ｒ1 を介して差動対の一方のトランジスタＱ2 のベ
ースに印加される。入力端子−ＩＮに印加されたスレシ
ョルドレベルＶTHは、抵抗Ｒ2 を介して差動対の他方の
トランジスタＱ4 のベースに印加される。出力端子ＯＵ
Ｔは、電源ＶCCと抵抗Ｒを介して接続された出力トラン
ジスタＱ9 のコレクタから引き出される。そして、スレ
ショルドレベルＶTHが印加される差動トランジスタＱ4
のベースと出力トランジスタＱ9 のベースの間に、ダイ
ナミックヒスをつけるためのコンデンサＣ1 が接続され
る。
【００１２】今、図５のＡ点において入力電圧ＶINがス
レショルドレベルＶTHより大きくなると、差動トランジ
スタＱ2 のベース電圧ＶB2が差動トランジスタＱ4 のベ
ース電圧ＶB4より大きくなり、トランジスタＱ7 がオン
となって出力トランジスタＱ 9 のベース電圧は電源電圧
ＶBE（Ｖ）から０（Ｖ）へと減少する。これにより出力
トランジスタＱ9 がオフとなり、出力電圧ＶOUT は０か
らＶCCへと変化する。
レショルドレベルＶTHより大きくなると、差動トランジ
スタＱ2 のベース電圧ＶB2が差動トランジスタＱ4 のベ
ース電圧ＶB4より大きくなり、トランジスタＱ7 がオン
となって出力トランジスタＱ 9 のベース電圧は電源電圧
ＶBE（Ｖ）から０（Ｖ）へと減少する。これにより出力
トランジスタＱ9 がオフとなり、出力電圧ＶOUT は０か
らＶCCへと変化する。
【００１３】同時に、出力トランジスタＱ9 のベース電
圧のＶBE分の減少に伴い、コンデンサＣ1 を介して接続
された差動トランジスタＱ4 のベース電圧ＶB4はスレシ
ョルドレベルＶTHからＶTH−ＶBEまで瞬間的に減少す
る。その後、コンデンサＣ1 は時定数τ＝Ｒ2 Ｃ1 （た
だし、Ｒ2 は入力端子−ＩＮとコンデンサＣ1 との間に
接続された抵抗）で充電され、差動トランジスタＱ4 の
ベース電圧ＶB4は元のスレショルドレベルＶTHに復帰す
る。
圧のＶBE分の減少に伴い、コンデンサＣ1 を介して接続
された差動トランジスタＱ4 のベース電圧ＶB4はスレシ
ョルドレベルＶTHからＶTH−ＶBEまで瞬間的に減少す
る。その後、コンデンサＣ1 は時定数τ＝Ｒ2 Ｃ1 （た
だし、Ｒ2 は入力端子−ＩＮとコンデンサＣ1 との間に
接続された抵抗）で充電され、差動トランジスタＱ4 の
ベース電圧ＶB4は元のスレショルドレベルＶTHに復帰す
る。
【００１４】この間、入力電圧にノイズがあっても、差
動トランジスタＱ4 のベース電圧Ｖ B4が大きく変動する
ため、差動トランジスタＱ2 のベース電圧ＶB2がそれと
クロスすることがなくなり、チャタリングが発生するこ
とがない。したがって、ダイナミックヒス幅ＶBEで、時
定数τにより決まる時間幅のダイナミックヒスが得られ
る。
動トランジスタＱ4 のベース電圧Ｖ B4が大きく変動する
ため、差動トランジスタＱ2 のベース電圧ＶB2がそれと
クロスすることがなくなり、チャタリングが発生するこ
とがない。したがって、ダイナミックヒス幅ＶBEで、時
定数τにより決まる時間幅のダイナミックヒスが得られ
る。
【００１５】次に、図５のＢ点において入力電圧ＶINが
スレショルドレベルＶTHより小さくなると、トランジス
タＱ7 がオフとなり、したがって出力トランジスタＱ9
のベース電圧は０からＶBEへと増加する。これにより出
力トランジスタＱ9 がオンとなり、出力電圧ＶOUT はＶ
CCから０へと変化する。同時に、出力トランジスタＱ 9
のベース電圧のＶBE分の増加に伴い、コンデンサＣ1 を
介して接続された差動トランジスタＱ4 のベース電圧Ｖ
B4もスレショルドレベルＶTHからＶTH＋ＶBEまで瞬間的
に増加する。その後、コンデンサＣ1 は時定数τ＝Ｒ2
Ｃで放電することにより、差動トランジスタＱ4 のベー
ス電圧ＶB4は元のスレショルドレベルＶ THに復帰する。
これにより、前記Ａ点におけると同様のダイナミックヒ
スが得られる。
スレショルドレベルＶTHより小さくなると、トランジス
タＱ7 がオフとなり、したがって出力トランジスタＱ9
のベース電圧は０からＶBEへと増加する。これにより出
力トランジスタＱ9 がオンとなり、出力電圧ＶOUT はＶ
CCから０へと変化する。同時に、出力トランジスタＱ 9
のベース電圧のＶBE分の増加に伴い、コンデンサＣ1 を
介して接続された差動トランジスタＱ4 のベース電圧Ｖ
B4もスレショルドレベルＶTHからＶTH＋ＶBEまで瞬間的
に増加する。その後、コンデンサＣ1 は時定数τ＝Ｒ2
Ｃで放電することにより、差動トランジスタＱ4 のベー
ス電圧ＶB4は元のスレショルドレベルＶ THに復帰する。
これにより、前記Ａ点におけると同様のダイナミックヒ
スが得られる。
【００１６】以上説明したように、本実施例によれば、
コンパレータ回路にダイナミックヒスがつけられてチャ
タリングが発生しない。また、このダイナミックヒスを
つけるためのコンデンサＣ1 を集積回路中に形成するこ
とができるため、集積回路の外部にダイナミックヒスを
つけるためのコンデンサを接続する必要がなくなる。さ
らに、コンデンサと接続するための外部端子を集積回路
に設ける必要がなくなる。
コンパレータ回路にダイナミックヒスがつけられてチャ
タリングが発生しない。また、このダイナミックヒスを
つけるためのコンデンサＣ1 を集積回路中に形成するこ
とができるため、集積回路の外部にダイナミックヒスを
つけるためのコンデンサを接続する必要がなくなる。さ
らに、コンデンサと接続するための外部端子を集積回路
に設ける必要がなくなる。
【００１７】（実施例１） 次に、前提技術のコンパレータ回路より大きなダイナミ
ックヒスの時定数を得、ダイナミックヒスの継続期間を
大きくしてチャタリングをさらに確実に防止することが
できるコンパレータ回路について説明する。図６はＰＮ
Ｐ入力のコンパレータ回路、図７はＮＰＮ入力のコンパ
レータ回路を示す。これらの回路の内、図６のコンパレ
ータ回路について、図８の波形図を参照しながら説明す
る。
ックヒスの時定数を得、ダイナミックヒスの継続期間を
大きくしてチャタリングをさらに確実に防止することが
できるコンパレータ回路について説明する。図６はＰＮ
Ｐ入力のコンパレータ回路、図７はＮＰＮ入力のコンパ
レータ回路を示す。これらの回路の内、図６のコンパレ
ータ回路について、図８の波形図を参照しながら説明す
る。
【００１８】本実施例においては、差動対のトランジス
タは、ダーリントン接続されたトランジスタＱ1 ，Ｑ2
とＱ3 ，Ｑ4 により構成される。入力端子−ＩＮが抵抗
Ｒ1を介して差動対の一方のダーリントン接続トランジ
スタの初段のトランジスタＱ 1 のベースに接続される。
また、入力端子＋ＩＮが抵抗Ｒ2 を介して差動対の一方
のダーリントン接続トランジスタの初段のトランジスタ
Ｑ3 のベースに接続される。出力端子ＯＵＴは、電源Ｖ
CCに抵抗Ｒを介して接続された出力トランジスタＱ9 の
コレクタから引き出される。
タは、ダーリントン接続されたトランジスタＱ1 ，Ｑ2
とＱ3 ，Ｑ4 により構成される。入力端子−ＩＮが抵抗
Ｒ1を介して差動対の一方のダーリントン接続トランジ
スタの初段のトランジスタＱ 1 のベースに接続される。
また、入力端子＋ＩＮが抵抗Ｒ2 を介して差動対の一方
のダーリントン接続トランジスタの初段のトランジスタ
Ｑ3 のベースに接続される。出力端子ＯＵＴは、電源Ｖ
CCに抵抗Ｒを介して接続された出力トランジスタＱ9 の
コレクタから引き出される。
【００１９】本実施例においては、ダイナミックヒスを
つけるコンデンサは、次の２か所に設けられる。まず、
入力端子＋ＩＮ側の差動トランジスタの第２段のトラン
ジスタＱ4 のベースと出力トランジスタＱ9 の前段のト
ランジスタＱ8 のベースの間にコンデンサＣ1 が接続さ
れる。また、入力端子−ＩＮ側の差動トランジスタの第
２段のトランジスタＱ2 のベースと出力トランジスタＱ
9 のベースの間にコンデンサＣ2 が接続される。
つけるコンデンサは、次の２か所に設けられる。まず、
入力端子＋ＩＮ側の差動トランジスタの第２段のトラン
ジスタＱ4 のベースと出力トランジスタＱ9 の前段のト
ランジスタＱ8 のベースの間にコンデンサＣ1 が接続さ
れる。また、入力端子−ＩＮ側の差動トランジスタの第
２段のトランジスタＱ2 のベースと出力トランジスタＱ
9 のベースの間にコンデンサＣ2 が接続される。
【００２０】以下、入力端子＋ＩＮにスレショルドレベ
ルＶTHが印加され、入力端子−ＩＮに入力電圧ＶINが印
加されるものとして説明をする。今、図８のＡ点におい
て、入力電圧ＶINがスレショルドレベルＶTHより大きく
なると、差動トランジスタＱ 2 のベース電圧ＶB2が差動
トランジスタＱ4 のベース電圧ＶB4より大きくなり、ト
ランジスタＱ7 がオンとなって、トランジスタＱ8 のベ
ース電圧はＶBEから０へと減少する。これにより、トラ
ンジスタＱ8 がオフ、トランジスタＱ9 がオンとなり、
出力電圧は０からＶCCへと変化する。
ルＶTHが印加され、入力端子−ＩＮに入力電圧ＶINが印
加されるものとして説明をする。今、図８のＡ点におい
て、入力電圧ＶINがスレショルドレベルＶTHより大きく
なると、差動トランジスタＱ 2 のベース電圧ＶB2が差動
トランジスタＱ4 のベース電圧ＶB4より大きくなり、ト
ランジスタＱ7 がオンとなって、トランジスタＱ8 のベ
ース電圧はＶBEから０へと減少する。これにより、トラ
ンジスタＱ8 がオフ、トランジスタＱ9 がオンとなり、
出力電圧は０からＶCCへと変化する。
【００２１】同時に、トランジスタＱ8 のベース電圧の
減少に伴い、コンデンサＣ1 を介して接続された第２段
の差動トランジスタＱ4 のベース電圧ＶB4もスレショル
ドレベルＶTHからＶTH−ＶBEへ瞬間的に減少する。その
後、コンデンサＣ1 は充電されて、差動トランジスタＱ
4 のベース電圧ＶB は元のスレショルドレベルＶTHに復
帰する。この時、コンデンサＣ1 は、差動トランジスタ
Ｑ4 のベース電流により充電されることとなるため、そ
の時定数τは次の〔数１〕のとおりとなる。
減少に伴い、コンデンサＣ1 を介して接続された第２段
の差動トランジスタＱ4 のベース電圧ＶB4もスレショル
ドレベルＶTHからＶTH−ＶBEへ瞬間的に減少する。その
後、コンデンサＣ1 は充電されて、差動トランジスタＱ
4 のベース電圧ＶB は元のスレショルドレベルＶTHに復
帰する。この時、コンデンサＣ1 は、差動トランジスタ
Ｑ4 のベース電流により充電されることとなるため、そ
の時定数τは次の〔数１〕のとおりとなる。
【００２２】〔数１〕 τ＝ＶBE・Ｃ1 ／（Ｉ1 ／β） （ただし、Ｉ1 は差動トランジスタＱ4 のエミッタ電
流、βはその電流増幅率） 次に、図８のＢ点におけるように、入力電圧ＶINがスレ
ショルドレベルＶTHより小さくなると、差動トランジス
タＱ2 のベース電圧ＶB2が差動トランジスタＱ 4 のベー
ス電圧ＶB4より小さくなり、トランジスタＱ7 がオフ、
トランジスタＱ 8 がオンとなって、出力トランジスタＱ
9 のベース電圧はＶBEから０へと減少する。これによ
り、出力トランジスタＱ9 がオフとなり、出力電圧は０
からＶCCへと変化する。
流、βはその電流増幅率） 次に、図８のＢ点におけるように、入力電圧ＶINがスレ
ショルドレベルＶTHより小さくなると、差動トランジス
タＱ2 のベース電圧ＶB2が差動トランジスタＱ 4 のベー
ス電圧ＶB4より小さくなり、トランジスタＱ7 がオフ、
トランジスタＱ 8 がオンとなって、出力トランジスタＱ
9 のベース電圧はＶBEから０へと減少する。これによ
り、出力トランジスタＱ9 がオフとなり、出力電圧は０
からＶCCへと変化する。
【００２３】同時に、トランジスタＱ9 のベース電圧の
減少に伴い、コンデンサＣ2 を介して接続された第２段
の差動トランジスタＱ2 のベース電圧ＶB2も入力電圧Ｖ
INからＶIN−ＶBEへ瞬間的に減少する。その後、コンデ
ンサＣ2 が放電されて、差動トランジスタＱ2 のベース
電圧ＶB2は元の入力電圧ＶINに復帰する。この時、コン
デンサＣ1 は、差動トランジスタＱ4 のベース電流によ
り充電されることとなるため、その時定数τは次の〔数
２〕のとおりとなる。
減少に伴い、コンデンサＣ2 を介して接続された第２段
の差動トランジスタＱ2 のベース電圧ＶB2も入力電圧Ｖ
INからＶIN−ＶBEへ瞬間的に減少する。その後、コンデ
ンサＣ2 が放電されて、差動トランジスタＱ2 のベース
電圧ＶB2は元の入力電圧ＶINに復帰する。この時、コン
デンサＣ1 は、差動トランジスタＱ4 のベース電流によ
り充電されることとなるため、その時定数τは次の〔数
２〕のとおりとなる。
【００２４】〔数２〕 τ＝ＶBE・Ｃ2 ／（Ｉ1 ／β） （ただし、Ｉ1 は差動トランジスタＱ2 のエミッタ電
流、βはその電流増幅率）以上説明したように、本実施
例においては、差動トランジスタと出力トランジスタ間
に接続されたコンデンサＣ1 ，Ｃ2 は、差動トランジス
タＱ4 ，Ｑ2 のベース電流により充電されることとなる
ため、その時定数τを前述の前提技術のものと比較して
大きくとることができる。したがって、ダイナミックヒ
スの時間幅を大きくすることができ、コンパレータ回路
動作時のチャタリングの発生をより確実に防止すること
ができる。
流、βはその電流増幅率）以上説明したように、本実施
例においては、差動トランジスタと出力トランジスタ間
に接続されたコンデンサＣ1 ，Ｃ2 は、差動トランジス
タＱ4 ，Ｑ2 のベース電流により充電されることとなる
ため、その時定数τを前述の前提技術のものと比較して
大きくとることができる。したがって、ダイナミックヒ
スの時間幅を大きくすることができ、コンパレータ回路
動作時のチャタリングの発生をより確実に防止すること
ができる。
【００２５】（実施例２） 以上説明した前提技術及び実施例１では、ダイナミック
ヒス幅がＶBE（Ｖ）と大きい。このため、入力端子−Ｉ
Ｎ又は＋ＩＮにおける電圧レベルが低い場合、出力の切
り換わり時にトランジスタＱ5 又はＱ7 が動作をせず
に、コンパレータ回路が誤動作をすることがある。これ
に対して、ダイナミックヒスの幅をＶBEより小さい任意
の値にすることにより入力電圧範囲を改善することがで
きる。この例を以下に説明する。
ヒス幅がＶBE（Ｖ）と大きい。このため、入力端子−Ｉ
Ｎ又は＋ＩＮにおける電圧レベルが低い場合、出力の切
り換わり時にトランジスタＱ5 又はＱ7 が動作をせず
に、コンパレータ回路が誤動作をすることがある。これ
に対して、ダイナミックヒスの幅をＶBEより小さい任意
の値にすることにより入力電圧範囲を改善することがで
きる。この例を以下に説明する。
【００２６】図９及び図１０に本実施例のコンパレータ
回路を示す。これらのコンパレータ回路は前述の前提技
術の図１及び図３に示すコンパレータ回路とほぼ同様に
構成されるが、ダイナミックヒスをつけるためのコンデ
ンサＣ1 と直列に抵抗Ｒ3 が接続される点が図１及び図
３のコンパレータ回路と相違する。また、この抵抗Ｒ3
は、入力端子−ＩＮに接続された抵抗Ｒ2 と直列に接続
されることとなる。
回路を示す。これらのコンパレータ回路は前述の前提技
術の図１及び図３に示すコンパレータ回路とほぼ同様に
構成されるが、ダイナミックヒスをつけるためのコンデ
ンサＣ1 と直列に抵抗Ｒ3 が接続される点が図１及び図
３のコンパレータ回路と相違する。また、この抵抗Ｒ3
は、入力端子−ＩＮに接続された抵抗Ｒ2 と直列に接続
されることとなる。
【００２７】これらのコンパレータ回路の動作も前提技
術における動作と同様の動作を行う。ただ、出力の切り
換え時に、出力トランジスタＱ9 のベース電圧がＶBEだ
け減少又は増加すると、このＶBEは抵抗Ｒ2 と抵抗Ｒ3
により分圧されて差動トランジスタＱ4 のベース電圧Ｖ
B4に重畳される。この結果、差動トランジスタＱ4 のベ
ース電圧ＶB4の変化分即ちダイナミックヒス幅は次の
〔数３〕のようになり、時定数τは〔数４〕のようにな
る。
術における動作と同様の動作を行う。ただ、出力の切り
換え時に、出力トランジスタＱ9 のベース電圧がＶBEだ
け減少又は増加すると、このＶBEは抵抗Ｒ2 と抵抗Ｒ3
により分圧されて差動トランジスタＱ4 のベース電圧Ｖ
B4に重畳される。この結果、差動トランジスタＱ4 のベ
ース電圧ＶB4の変化分即ちダイナミックヒス幅は次の
〔数３〕のようになり、時定数τは〔数４〕のようにな
る。
【００２８】〔数３〕 ダイナミックヒス幅＝ＶBE・Ｒ2 ／（Ｒ2 ＋Ｒ3 ） 〔数４〕 時定数τ＝（Ｒ2 ＋Ｒ3 ）・Ｃ1 したがって、本実施例によれば、抵抗Ｒ3 の抵抗値を適
当な値に設定することにより、ダイナミックヒス幅をＶ
BE（Ｖ）より小さい任意の値に調整することができ、時
定数τを大きくすることができる。
当な値に設定することにより、ダイナミックヒス幅をＶ
BE（Ｖ）より小さい任意の値に調整することができ、時
定数τを大きくすることができる。
【００２９】なお、本実施例は、前述の図１及び図３の
コンパレータ回路に限らず、その他のコンパレータ回路
に適用可能なものである。 （実施例３） 前述の実施例１における図６に示したＰＮＰ入力コンパ
レータ回路においては、入力電圧ＶINを印加する入力端
子−ＩＮの電圧レベルを０（Ｖ）にして使用することが
できない。その理由は、入力端子−ＩＮの電圧レベルが
０（Ｖ）であると差動トランジスタＱ4 のベース電圧は
ＶBEとなり、トランジスタＱ7 がオンした瞬間、差動ト
ランジスタＱ4 のベース電圧が０まで落ちるため、差動
トランジスタＱ4 のエミッタ電圧はＶBE（Ｖ）となり、
トランジスタＱ7 が動作できなくなるためである。
コンパレータ回路に限らず、その他のコンパレータ回路
に適用可能なものである。 （実施例３） 前述の実施例１における図６に示したＰＮＰ入力コンパ
レータ回路においては、入力電圧ＶINを印加する入力端
子−ＩＮの電圧レベルを０（Ｖ）にして使用することが
できない。その理由は、入力端子−ＩＮの電圧レベルが
０（Ｖ）であると差動トランジスタＱ4 のベース電圧は
ＶBEとなり、トランジスタＱ7 がオンした瞬間、差動ト
ランジスタＱ4 のベース電圧が０まで落ちるため、差動
トランジスタＱ4 のエミッタ電圧はＶBE（Ｖ）となり、
トランジスタＱ7 が動作できなくなるためである。
【００３０】これに対して、前述の図６に示したＰＮＰ
入力コンパレータ回路において、入力端子−ＩＮに０
（Ｖ）を基準として変化する入力電圧を印加することが
できるようにしたものを実施例３として以下に説明す
る。図１１は回路図を示し、図１２にその波形図を示
す。差動対のトランジスタＱ2 ，Ｑ4 のベースにそれぞ
れ２段接続されたトランジスタＱ11，Ｑ12及びＱ13，Ｑ
14が接続される。これらのトランジスタＱ11，Ｑ12及び
Ｑ13，Ｑ14はそれぞれがレベルシフト回路を構成する。
そして、第１のレベルシフト回路の第１段のトランジス
タＱ11のベースが入力端子＋ＩＮと接続され、第２段の
トランジスタＱ12のベースと出力トランジスタＱ9 の前
段のトランジスタＱ8 のベースとの間にダイナミックヒ
スをつけるためのコンデンサＣ1 が接続される。
入力コンパレータ回路において、入力端子−ＩＮに０
（Ｖ）を基準として変化する入力電圧を印加することが
できるようにしたものを実施例３として以下に説明す
る。図１１は回路図を示し、図１２にその波形図を示
す。差動対のトランジスタＱ2 ，Ｑ4 のベースにそれぞ
れ２段接続されたトランジスタＱ11，Ｑ12及びＱ13，Ｑ
14が接続される。これらのトランジスタＱ11，Ｑ12及び
Ｑ13，Ｑ14はそれぞれがレベルシフト回路を構成する。
そして、第１のレベルシフト回路の第１段のトランジス
タＱ11のベースが入力端子＋ＩＮと接続され、第２段の
トランジスタＱ12のベースと出力トランジスタＱ9 の前
段のトランジスタＱ8 のベースとの間にダイナミックヒ
スをつけるためのコンデンサＣ1 が接続される。
【００３１】また、第２のレベルシフト回路の第１段の
トランジスタＱ13のベースが入力端子−ＩＮと接続さ
れ、第２段のトランジスタＱ14のベースと出力トランジ
スタＱ 9 の２段前段に設けられたトランジスタＱ10のベ
ースとの間にダイナミックヒスをつけるためのコンデン
サＣ2 が接続される。以上のように構成されたコンパレ
ータ回路において、入力端子＋ＩＮに電圧０を基準に変
化する入力電圧ＶINが印加され、入力端子−ＩＮが接地
ＧＮＤに接続されると、差動対の各トランジスタＱ2 の
ベース電圧ＶB2及びトランジスタＱ4のベース電圧ＶB4
は、それぞれ、図１２に示すようになる。すなわち、入
力端子＋ＩＮ側の差動トランジスタＱ2 のベース電圧は
ＶIN＋２ＶBEとなり、入力端子−ＩＮ側の差動トランジ
スタＱ4 のベース電圧は０＋２ＶBE（＝ＶTH）となる。
トランジスタＱ13のベースが入力端子−ＩＮと接続さ
れ、第２段のトランジスタＱ14のベースと出力トランジ
スタＱ 9 の２段前段に設けられたトランジスタＱ10のベ
ースとの間にダイナミックヒスをつけるためのコンデン
サＣ2 が接続される。以上のように構成されたコンパレ
ータ回路において、入力端子＋ＩＮに電圧０を基準に変
化する入力電圧ＶINが印加され、入力端子−ＩＮが接地
ＧＮＤに接続されると、差動対の各トランジスタＱ2 の
ベース電圧ＶB2及びトランジスタＱ4のベース電圧ＶB4
は、それぞれ、図１２に示すようになる。すなわち、入
力端子＋ＩＮ側の差動トランジスタＱ2 のベース電圧は
ＶIN＋２ＶBEとなり、入力端子−ＩＮ側の差動トランジ
スタＱ4 のベース電圧は０＋２ＶBE（＝ＶTH）となる。
【００３２】次に、このコンパレータ回路の動作につい
て説明する。入力電圧ＶINが減少して０電位とクロスす
ると、図１２のＡ点に示すように、差動トランジスタＱ
2 のベース電圧ＶB2が、差動トランジスタＱ4 のベース
電圧B4より低くなり、トランジスタＱ7 がオフとなっ
て、出力トランジスタＱ9 がオンとなり、出力電圧はＶ
CCから０へと変化する。
て説明する。入力電圧ＶINが減少して０電位とクロスす
ると、図１２のＡ点に示すように、差動トランジスタＱ
2 のベース電圧ＶB2が、差動トランジスタＱ4 のベース
電圧B4より低くなり、トランジスタＱ7 がオフとなっ
て、出力トランジスタＱ9 がオンとなり、出力電圧はＶ
CCから０へと変化する。
【００３３】同時に、トランジスタＱ8 のベース電圧の
減少に伴い、コンデンサＣ1 を介して接続されたトラン
ジスタＱ12のベース電圧が減少し、差動トランジスタＱ
2 のベース電圧ＶB2がＶIN＋２ＶBEからＶIN＋ＶBEまで
瞬間的に減少する。その後、コンデンサＣ1 が充電され
て、差動トランジスタＱ2 のベース電圧ＶB2は元のＶ IN
＋２ＶBEに復帰する。
減少に伴い、コンデンサＣ1 を介して接続されたトラン
ジスタＱ12のベース電圧が減少し、差動トランジスタＱ
2 のベース電圧ＶB2がＶIN＋２ＶBEからＶIN＋ＶBEまで
瞬間的に減少する。その後、コンデンサＣ1 が充電され
て、差動トランジスタＱ2 のベース電圧ＶB2は元のＶ IN
＋２ＶBEに復帰する。
【００３４】一方、入力電圧ＶINが増加して０電位とク
ロスすると、図１２のＢ点に示すように、差動トランジ
スタＱ4 のベース電圧ＶB4は差動トランジスタＱ2 のベ
ース電圧ＶB2より高くなり、トランジスタＱ7 がオンと
なる。したがって、出力トランジスタＱ9 がオフとな
り、出力電圧は０からＶCCへと変化する。同時に、トラ
ンジスタＱ10のベース電圧の減少に伴い、コンデンサＣ
2 に接続されたトランジスタＱ14のベース電圧が減少
し、差動トランジスタＱ4 のベース電圧ＶB4がスレショ
ルドレベルＶTHの０＋２ＶBEから０＋ＶBEに瞬間的に減
少する。その後、コンデンサＣ2 が充電されて、差動ト
ランジスタＱ4 のベース電圧ＶB4は元のスレショルドレ
ベルＶTHの０＋２ＶBEに復帰する。
ロスすると、図１２のＢ点に示すように、差動トランジ
スタＱ4 のベース電圧ＶB4は差動トランジスタＱ2 のベ
ース電圧ＶB2より高くなり、トランジスタＱ7 がオンと
なる。したがって、出力トランジスタＱ9 がオフとな
り、出力電圧は０からＶCCへと変化する。同時に、トラ
ンジスタＱ10のベース電圧の減少に伴い、コンデンサＣ
2 に接続されたトランジスタＱ14のベース電圧が減少
し、差動トランジスタＱ4 のベース電圧ＶB4がスレショ
ルドレベルＶTHの０＋２ＶBEから０＋ＶBEに瞬間的に減
少する。その後、コンデンサＣ2 が充電されて、差動ト
ランジスタＱ4 のベース電圧ＶB4は元のスレショルドレ
ベルＶTHの０＋２ＶBEに復帰する。
【００３５】以上説明したように、本実施例によれば、
０電位を基準とするセンサ等の微小信号を処理する場合
でも、ダイナミックヒスをつけて出力のチャタリングを
防止することができる。さらに、以上説明したコンパレ
ータ回路において、差動トランジスタＱ4 のベース電圧
ＶB4を２段階に切り換えるようにして、チャタリングを
更に確実に防止できるようにした例を説明する。
０電位を基準とするセンサ等の微小信号を処理する場合
でも、ダイナミックヒスをつけて出力のチャタリングを
防止することができる。さらに、以上説明したコンパレ
ータ回路において、差動トランジスタＱ4 のベース電圧
ＶB4を２段階に切り換えるようにして、チャタリングを
更に確実に防止できるようにした例を説明する。
【００３６】図１３はその回路図、図１４はその波形図
である。図１３が前述の図１１と相違する点は、差動ト
ランジスタＱ4 のベースとレベルシフト回路のトランジ
スタＱ14の間に抵抗Ｒ4 が接続され、さらに差動トラン
ジスタＱ4 のベースと接地ＧＮＤの間にスイッチＳＷと
電流源２Ｉ1 が接続される点であり、その他の点は図１
１と同一である。そして、スイッチＳＷは、トランジス
タＱ7 のオンでスイッチオフ、Ｑ7 のオフでスイッチオ
ンとなるように構成される。なお、スイッチＳＷの詳細
についての説明は省略するが、周知のトランジスタ回路
により形成される。
である。図１３が前述の図１１と相違する点は、差動ト
ランジスタＱ4 のベースとレベルシフト回路のトランジ
スタＱ14の間に抵抗Ｒ4 が接続され、さらに差動トラン
ジスタＱ4 のベースと接地ＧＮＤの間にスイッチＳＷと
電流源２Ｉ1 が接続される点であり、その他の点は図１
１と同一である。そして、スイッチＳＷは、トランジス
タＱ7 のオンでスイッチオフ、Ｑ7 のオフでスイッチオ
ンとなるように構成される。なお、スイッチＳＷの詳細
についての説明は省略するが、周知のトランジスタ回路
により形成される。
【００３７】これにより、図１４に示すように、差動ト
ランジスタＱ4 のベース電圧ＶB4は、トランジスタＱ7
オン、スイッチＳＷオフの場合、通常の０＋２ＶBEとな
るが、トランジスタＱ7 オフ、スイッチＳＷオンの場
合、ヒス幅Ｒ4 ・Ｉ1 だけ減少する。したがって、入力
電圧ＶINとスレショルドレベルとの関係は図１４に示す
ようになり、出力の切り換え時にダイナミックヒスにス
レショルドレベルの変化が加わるので、チャタリングの
発生をより確実に防止することができる。
ランジスタＱ4 のベース電圧ＶB4は、トランジスタＱ7
オン、スイッチＳＷオフの場合、通常の０＋２ＶBEとな
るが、トランジスタＱ7 オフ、スイッチＳＷオンの場
合、ヒス幅Ｒ4 ・Ｉ1 だけ減少する。したがって、入力
電圧ＶINとスレショルドレベルとの関係は図１４に示す
ようになり、出力の切り換え時にダイナミックヒスにス
レショルドレベルの変化が加わるので、チャタリングの
発生をより確実に防止することができる。
【００３８】
【発明の効果】本発明によれば、集積回路により形成し
たコンパレータ回路において、ダイナミックヒスをつけ
ることにより高周波ノイズによるチャタリングの発生を
防止し、かつダイナミックヒスを作成するためのコンデ
ンサを集積回路の外部に接続する必要をなくすことがで
きる。また、これだけでなく、ダイナミックヒスを最適
なものにしてチャタリングを確実に防止できる。
たコンパレータ回路において、ダイナミックヒスをつけ
ることにより高周波ノイズによるチャタリングの発生を
防止し、かつダイナミックヒスを作成するためのコンデ
ンサを集積回路の外部に接続する必要をなくすことがで
きる。また、これだけでなく、ダイナミックヒスを最適
なものにしてチャタリングを確実に防止できる。
【図１】本発明の前提技術の第１の回路図。
【図２】本発明の前提技術の第２の回路図。
【図３】本発明の前提技術の第３の回路図。
【図４】本発明の前提技術の第４の回路図。
【図５】図１の回路の波形図。
【図６】本発明の実施例１の第１の回路図。
【図７】本発明の実施例１の第２の回路図。
【図８】図６の回路の波形図。
【図９】本発明の実施例２の第１の回路図。
【図１０】本発明の実施例２の第２の回路図。
【図１１】本発明の実施例３の第１の回路図。
【図１２】図１１の回路の波形図。
【図１３】本発明の実施例３の第２の回路図。
【図１４】図１３の回路の波形図。
【図１５】従来のコンパレータ回路の回路図。
【図１６】ダイナミックヒスを説明するための波形図。
【図１７】図１５の回路の波形図。
１…コンパレータ回路 Ｑ…トランジスタ Ｃ…コンデンサ Ｒ…抵抗 −ＩＮ，＋ＩＮ…入力端子 ＯＵＴ…出力端子 ＶIN…入力電圧 ＶOUT …出力電圧 ＶTH…スレショルドレベル
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−90868（ＪＰ，Ａ) 特開 昭63−20912（ＪＰ，Ａ) 特開 平５−102800（ＪＰ，Ａ) 特開 昭50−80750（ＪＰ，Ａ) 特開 昭57−111116（ＪＰ，Ａ) 実開 昭55−93133（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 19/00 - 19/32 H03K 5/00 - 5/02 H03K 5/08 - 5/12
Claims (3)
- 【請求項１】 集積回路により形成したコンパレータ回
路において、差動対のトランジスタをダーリントン接続
トランジスタにより形成し、前記ダーリントン接続トラ
ンジスタの各第２段トランジスタのベースと、コンパレ
ータの論理によって電位が変わるラインに、ダイナミッ
クヒスをつけるための集積回路内に形成したコンデンサ
を接続したことを特徴とするダイナミックヒス内蔵コン
パレータ回路。 - 【請求項２】 集積回路により形成したコンパレータ回
路において、差動対と各入力端子間にレベルシフト回路
を設け、前記各レベルシフト回路の各第２段トランジス
タのベースと、コンパレータの論理によって電位が変わ
るラインにコンデンサを接続したことを特徴とするダイ
ナミックヒス内蔵コンパレータ回路。 - 【請求項３】 前記コンデンサと直列に時定数調整用の
抵抗を接続したことを特徴とする請求項１又は２に記載
されたダイナミックヒス内蔵コンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31990793A JP3148061B2 (ja) | 1993-12-20 | 1993-12-20 | ダイナミックヒス内蔵コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31990793A JP3148061B2 (ja) | 1993-12-20 | 1993-12-20 | ダイナミックヒス内蔵コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07174797A JPH07174797A (ja) | 1995-07-14 |
| JP3148061B2 true JP3148061B2 (ja) | 2001-03-19 |
Family
ID=18115564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31990793A Expired - Fee Related JP3148061B2 (ja) | 1993-12-20 | 1993-12-20 | ダイナミックヒス内蔵コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3148061B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4719721B2 (ja) * | 2007-06-29 | 2011-07-06 | 富士通テン株式会社 | 比較回路、出力駆動装置、及び、電子制御装置 |
| JP2021040257A (ja) | 2019-09-04 | 2021-03-11 | ローム株式会社 | 電圧比較回路 |
-
1993
- 1993-12-20 JP JP31990793A patent/JP3148061B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07174797A (ja) | 1995-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001205 |
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