JP3148074B2 - 増幅回路 - Google Patents
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- 230000005669 field effect Effects 0.000 description 1
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Description
【０００１】
【産業上の利用分野】本発明は、発光ダイオード等の非
線形の負荷を駆動するための増幅回路において、出力信
号に電圧を重畳する際にトランジスタの耐圧を確保した
増幅回路に関するものである。
線形の負荷を駆動するための増幅回路において、出力信
号に電圧を重畳する際にトランジスタの耐圧を確保した
増幅回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；電子情報通信学会技術研究報告ED87-147、1987、
山下喜市、新井功、八田康、小寺信夫、高井厚、前田
稔、長野克之著、“2Gb/s 帯光通信用LD駆動 GaAsIC ”
P.79-83 図２は、前記文献に記載された発光ダイオード等の非線
形の負荷を駆動するための従来の増幅回路の一構成例を
示す概略の回路図である。この増幅回路は、入力信号を
入力する入力端子ＩＮを有し、その入力端子ＩＮが電界
効果トランジスタ（以下、ＦＥＴという）１のゲートに
接続され、該ＦＥＴ１のソースがグランドに接続されて
いる。ＦＥＴ１のドレインは抵抗値ｒの抵抗２を介して
電源電位ＶＤＤに接続されている。又、ＦＥＴ１のドレ
インは、電流値ｉｂの出力バイアス電圧重畳用の電流源
３を介してグランドに接続されると共に、出力端子ＯＵ
Ｔに接続されている。次に、図２の動作を説明する。入
力端子ＩＮに入力信号電圧が入力されると、ＦＥＴ１の
ゲートが制御され、電源電位ＶＤＤから抵抗２及びＦＥ
Ｔ１を介してグランドへ電流が流れる。これと同時に、
抵抗２及び電流源３を介してグランドへ、電流値ｉｂの
電流が流れる。このときの出力端子ＯＵＴから出力され
る出力電圧は、電流値ｉｂが０のときの出力端子ＯＵＴ
から出力される出力電圧に、抵抗２に電流値ｉｂが流れ
ることによって生じた電圧降下である出力バイアス電圧
（−ｒ・ｉｂ）が重畳された電圧となる。
例えば、次のような文献に記載されるものがあった。 文献；電子情報通信学会技術研究報告ED87-147、1987、
山下喜市、新井功、八田康、小寺信夫、高井厚、前田
稔、長野克之著、“2Gb/s 帯光通信用LD駆動 GaAsIC ”
P.79-83 図２は、前記文献に記載された発光ダイオード等の非線
形の負荷を駆動するための従来の増幅回路の一構成例を
示す概略の回路図である。この増幅回路は、入力信号を
入力する入力端子ＩＮを有し、その入力端子ＩＮが電界
効果トランジスタ（以下、ＦＥＴという）１のゲートに
接続され、該ＦＥＴ１のソースがグランドに接続されて
いる。ＦＥＴ１のドレインは抵抗値ｒの抵抗２を介して
電源電位ＶＤＤに接続されている。又、ＦＥＴ１のドレ
インは、電流値ｉｂの出力バイアス電圧重畳用の電流源
３を介してグランドに接続されると共に、出力端子ＯＵ
Ｔに接続されている。次に、図２の動作を説明する。入
力端子ＩＮに入力信号電圧が入力されると、ＦＥＴ１の
ゲートが制御され、電源電位ＶＤＤから抵抗２及びＦＥ
Ｔ１を介してグランドへ電流が流れる。これと同時に、
抵抗２及び電流源３を介してグランドへ、電流値ｉｂの
電流が流れる。このときの出力端子ＯＵＴから出力され
る出力電圧は、電流値ｉｂが０のときの出力端子ＯＵＴ
から出力される出力電圧に、抵抗２に電流値ｉｂが流れ
ることによって生じた電圧降下である出力バイアス電圧
（−ｒ・ｉｂ）が重畳された電圧となる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
増幅回路においては、次のような課題があった。上記構
成の増幅回路では、次の（１）式及び（２）式の関係が
ある。 Ｖｄmax ＞Ｖｂmax ＋Ｖｏ ・・・（１） Ｖｄmin ＜Ｖｂmin −Ｖｏ ・・・（２） 従って、次の（３）式が成り立つ。 Ｖｂmax −Ｖｂmin ＜Ｖｄmax −Ｖｄmin −２Ｖｏ ・・・（３） 但し、 Ｖｄmax ；ＦＥＴ１のドレイン耐圧 Ｖｂmax ；出力信号の振幅の中心の電圧の最大値 Ｖｏ ；必要とされる出力信号の電圧振幅 Ｖｄmin ；ＦＥＴ１を飽和領域で動作させるために必要
な最低ドレイン電圧 Ｖｂmin ；出力信号の振幅の中心の電圧の最小値 この（３）式に示すように、出力信号の振幅の中心の電
圧の可変量、即ち、出力バイアス電圧の変化量（Ｖｂma
x −Ｖｂmin ）は、ドレイン耐圧Ｖｄmax による制約を
受けるという問題点があった。そのため、この増幅回路
の出力側に接続される負荷に対して最適のバイアス電圧
を与えることができないことがあった。本発明は前記従
来技術が持っていた課題として、ＦＥＴ１のドレイン耐
圧Ｖｄmax の制約により、出力バイアス電圧の変化量
（Ｖｂmax −Ｖｂmin ）に限界があるという問題を除去
し、出力バイアス電圧の変化量（Ｖｂmax −Ｖｂmin ）
を従来より大きくできる増幅回路を提供するものであ
る。
増幅回路においては、次のような課題があった。上記構
成の増幅回路では、次の（１）式及び（２）式の関係が
ある。 Ｖｄmax ＞Ｖｂmax ＋Ｖｏ ・・・（１） Ｖｄmin ＜Ｖｂmin −Ｖｏ ・・・（２） 従って、次の（３）式が成り立つ。 Ｖｂmax −Ｖｂmin ＜Ｖｄmax −Ｖｄmin −２Ｖｏ ・・・（３） 但し、 Ｖｄmax ；ＦＥＴ１のドレイン耐圧 Ｖｂmax ；出力信号の振幅の中心の電圧の最大値 Ｖｏ ；必要とされる出力信号の電圧振幅 Ｖｄmin ；ＦＥＴ１を飽和領域で動作させるために必要
な最低ドレイン電圧 Ｖｂmin ；出力信号の振幅の中心の電圧の最小値 この（３）式に示すように、出力信号の振幅の中心の電
圧の可変量、即ち、出力バイアス電圧の変化量（Ｖｂma
x −Ｖｂmin ）は、ドレイン耐圧Ｖｄmax による制約を
受けるという問題点があった。そのため、この増幅回路
の出力側に接続される負荷に対して最適のバイアス電圧
を与えることができないことがあった。本発明は前記従
来技術が持っていた課題として、ＦＥＴ１のドレイン耐
圧Ｖｄmax の制約により、出力バイアス電圧の変化量
（Ｖｂmax −Ｖｂmin ）に限界があるという問題を除去
し、出力バイアス電圧の変化量（Ｖｂmax −Ｖｂmin ）
を従来より大きくできる増幅回路を提供するものであ
る。
【０００４】
【課題を解決するための手段】本発明は、前記課題を解
決するために、増幅回路において、第１の電極が第１の
電源電位に接続され、この第１の電極と第２の電極との
間の導通状態を入力信号に基づいて制御する制御電極を
有する第１のトランジスタを備えている。更に、制御電
極に入力される制御信号に基づいて第１の電極と第２の
電極との間の導通状態が制御される第２のトランジスタ
がｎ個（但し、ｎは１以上の整数）縦続接続され、初段
の第２のトランジスタの第１の電極が前記第１のトラン
ジスタの第２の電極に接続されたスイッチ手段が設けら
れている。又、第２の電源電位と前記スイッチ手段中の
最終段の前記第２のトランジスタの第２の電極との間に
接続され、前記入力信号に対応した負荷電流を流す負荷
抵抗を備えている。更に、第１の電極が前記第１の電源
電位に接続され、該第１の電極と第２の電極との間に流
れる電流をバイアス電圧制御信号に基づいて制御する制
御電極を有する第３及び第４のトランジスタと、制御電
極に入力される前記制御信号に基づいて第１の電極と第
２の電極との間の導通状態が制御され、該第１の電極が
前記第３のトランジスタの第２の電極と接続され該第２
の電極が前記スイッチ手段中の最終段の前記第２のトラ
ンジスタの第２の電極に接続される第５のトランジスタ
が設けられている。更に、一端が前記第５のトランジス
タの制御電極及び前記第４のトランジスタの第２の電極
に接続され、他端が前記第２の電源電位に接続される第
１の抵抗と、前記第１の抵抗の一端と前記第１の電源電
位との間に接続される第２の抵抗よりなる出力バイアス
電圧重畳用電源とが、設けられている。
決するために、増幅回路において、第１の電極が第１の
電源電位に接続され、この第１の電極と第２の電極との
間の導通状態を入力信号に基づいて制御する制御電極を
有する第１のトランジスタを備えている。更に、制御電
極に入力される制御信号に基づいて第１の電極と第２の
電極との間の導通状態が制御される第２のトランジスタ
がｎ個（但し、ｎは１以上の整数）縦続接続され、初段
の第２のトランジスタの第１の電極が前記第１のトラン
ジスタの第２の電極に接続されたスイッチ手段が設けら
れている。又、第２の電源電位と前記スイッチ手段中の
最終段の前記第２のトランジスタの第２の電極との間に
接続され、前記入力信号に対応した負荷電流を流す負荷
抵抗を備えている。更に、第１の電極が前記第１の電源
電位に接続され、該第１の電極と第２の電極との間に流
れる電流をバイアス電圧制御信号に基づいて制御する制
御電極を有する第３及び第４のトランジスタと、制御電
極に入力される前記制御信号に基づいて第１の電極と第
２の電極との間の導通状態が制御され、該第１の電極が
前記第３のトランジスタの第２の電極と接続され該第２
の電極が前記スイッチ手段中の最終段の前記第２のトラ
ンジスタの第２の電極に接続される第５のトランジスタ
が設けられている。更に、一端が前記第５のトランジス
タの制御電極及び前記第４のトランジスタの第２の電極
に接続され、他端が前記第２の電源電位に接続される第
１の抵抗と、前記第１の抵抗の一端と前記第１の電源電
位との間に接続される第２の抵抗よりなる出力バイアス
電圧重畳用電源とが、設けられている。
【０００５】
【作用】本発明によれば、以上のように増幅回路を構成
したので、第１のトランジスタでは、制御電極が入力信
号に基づいて第１の電極と第２の電極との間の導通状態
を制御する。スイッチ手段では、制御電極が制御信号に
基づいて各第２のトランジスタの各第１の電極と各第２
の電極との間の導通状態を制御する。すると、負荷抵抗
には、入力信号に対応した負荷電流が流れる。一方、バ
イアス電圧制御信号によって、第３及び第４のトランジ
スタに流れる電流が制御され、この第４のトランジスタ
に接続された第１の抵抗に制御電圧が発生する。そし
て、この制御電圧が第２及び第５のトランジスタの導通
状態を制御する。負荷抵抗に流れる電流は、第２のトラ
ンジスタと、第５のトランジスタに流れる電流が重畳さ
れたものであり、この負荷抵抗で発生した出力電圧が出
力される。これにより、出力電圧にバイアス電圧を重畳
し、このバイアス電圧の変化分に対応した制御電圧を生
成して各第２のトランジスタに対して制御を行い、出力
バイアス電圧の変化量を大きく取れるような働きをす
る。従って、前記課題を解決できるのである。
したので、第１のトランジスタでは、制御電極が入力信
号に基づいて第１の電極と第２の電極との間の導通状態
を制御する。スイッチ手段では、制御電極が制御信号に
基づいて各第２のトランジスタの各第１の電極と各第２
の電極との間の導通状態を制御する。すると、負荷抵抗
には、入力信号に対応した負荷電流が流れる。一方、バ
イアス電圧制御信号によって、第３及び第４のトランジ
スタに流れる電流が制御され、この第４のトランジスタ
に接続された第１の抵抗に制御電圧が発生する。そし
て、この制御電圧が第２及び第５のトランジスタの導通
状態を制御する。負荷抵抗に流れる電流は、第２のトラ
ンジスタと、第５のトランジスタに流れる電流が重畳さ
れたものであり、この負荷抵抗で発生した出力電圧が出
力される。これにより、出力電圧にバイアス電圧を重畳
し、このバイアス電圧の変化分に対応した制御電圧を生
成して各第２のトランジスタに対して制御を行い、出力
バイアス電圧の変化量を大きく取れるような働きをす
る。従って、前記課題を解決できるのである。
【０００６】
【実施例】図１は、本発明の実施例を示す増幅回路の概
略の回路図である。この増幅回路は、入力信号を入力す
る入力端子ＩＮを有している。入力端子ＩＮは、第１の
トランジスタ（例えば、ＦＥＴ）１１の制御電極である
ゲートＧに接続され、該ＦＥＴ１１の第１の電極である
ソースＳが、第１の電源電位（例えば、グランド）に接
続されている。ＦＥＴ１１の第２の電極であるドレイン
Ｄは、スイッチ手段１２Ｃを構成する第２のトランジス
タ（例えば、ＦＥＴ）１２の第１の電極であるソースＳ
に接続されている。ＦＥＴ１２の第２の電極であるドレ
インＤは、負荷抵抗１３を介して第２の電源電位（例え
ば、電源電位ＶＤＤ）に接続されている。ＦＥＴ１２の
ドレインＤは、出力端子ＯＵＴに接続されると共に、出
力バイアス電圧重畳用の電流源２０を構成するＦＥＴ２
１のドレインＤにも接続されている。ＦＥＴ２１のソー
スＳは、ＦＥＴ２２のドレインＤに接続され、該ＦＥＴ
２２のソースがグランドに接続されている。出力端子Ｏ
ＵＴには、図示しない負荷が接続されている。一方、こ
の増幅回路は、出力バイアス電圧制御端子ＶＢを備えて
いる。出力バイアス電圧制御端子ＶＢは、ＦＥＴ２２の
ゲートに接続されると共に、ＦＥＴ２３のゲートにも接
続されている。ＦＥＴ２３のソースはグランドに接続さ
れている。ＦＥＴ２３のドレインは、ＦＥＴ１２及びＦ
ＥＴ２１の各ゲートに接続されると共に、抵抗２４を介
して電源電位ＶＤＤに接続され、更に、抵抗２５を介し
てグランドに接続されている。
略の回路図である。この増幅回路は、入力信号を入力す
る入力端子ＩＮを有している。入力端子ＩＮは、第１の
トランジスタ（例えば、ＦＥＴ）１１の制御電極である
ゲートＧに接続され、該ＦＥＴ１１の第１の電極である
ソースＳが、第１の電源電位（例えば、グランド）に接
続されている。ＦＥＴ１１の第２の電極であるドレイン
Ｄは、スイッチ手段１２Ｃを構成する第２のトランジス
タ（例えば、ＦＥＴ）１２の第１の電極であるソースＳ
に接続されている。ＦＥＴ１２の第２の電極であるドレ
インＤは、負荷抵抗１３を介して第２の電源電位（例え
ば、電源電位ＶＤＤ）に接続されている。ＦＥＴ１２の
ドレインＤは、出力端子ＯＵＴに接続されると共に、出
力バイアス電圧重畳用の電流源２０を構成するＦＥＴ２
１のドレインＤにも接続されている。ＦＥＴ２１のソー
スＳは、ＦＥＴ２２のドレインＤに接続され、該ＦＥＴ
２２のソースがグランドに接続されている。出力端子Ｏ
ＵＴには、図示しない負荷が接続されている。一方、こ
の増幅回路は、出力バイアス電圧制御端子ＶＢを備えて
いる。出力バイアス電圧制御端子ＶＢは、ＦＥＴ２２の
ゲートに接続されると共に、ＦＥＴ２３のゲートにも接
続されている。ＦＥＴ２３のソースはグランドに接続さ
れている。ＦＥＴ２３のドレインは、ＦＥＴ１２及びＦ
ＥＴ２１の各ゲートに接続されると共に、抵抗２４を介
して電源電位ＶＤＤに接続され、更に、抵抗２５を介し
てグランドに接続されている。
【０００７】次に、図１の動作を説明する。先ず、次の
（４）式が成立するように増幅回路の回路定数を設定す
る。 ｒｌ・（ｒｂ１＋ｒｂ２）／（ｒｂ１・ｒｂ２）＝Ｗ２／Ｗ１ ・・・（４） 但し、 ｒｌ；抵抗１３の抵抗値 ｒｂ１；抵抗２４の抵抗値 ｒｂ２；抵抗２５の抵抗値 Ｗ１；ＦＥＴ２１及びＦＥＴ２２のゲート幅 Ｗ２；ＦＥＴ２３のゲート幅 この（４）式では、ＦＥＴ１１及びＦＥＴ１２のゲート
幅が等しいものとする。そして、出力バイアス電圧制御
端子ＶＢに入力する電圧を制御してＦＥＴ２２及びＦＥ
Ｔ２３のドレイン電流を０としたとき、出力端子ＯＵＴ
に重畳される出力バイアス電圧は０である。このときの
ＦＥＴ１２及びＦＥＴ２１のゲート電圧Ｖｇは、次の
（５）式で表される。
（４）式が成立するように増幅回路の回路定数を設定す
る。 ｒｌ・（ｒｂ１＋ｒｂ２）／（ｒｂ１・ｒｂ２）＝Ｗ２／Ｗ１ ・・・（４） 但し、 ｒｌ；抵抗１３の抵抗値 ｒｂ１；抵抗２４の抵抗値 ｒｂ２；抵抗２５の抵抗値 Ｗ１；ＦＥＴ２１及びＦＥＴ２２のゲート幅 Ｗ２；ＦＥＴ２３のゲート幅 この（４）式では、ＦＥＴ１１及びＦＥＴ１２のゲート
幅が等しいものとする。そして、出力バイアス電圧制御
端子ＶＢに入力する電圧を制御してＦＥＴ２２及びＦＥ
Ｔ２３のドレイン電流を０としたとき、出力端子ＯＵＴ
に重畳される出力バイアス電圧は０である。このときの
ＦＥＴ１２及びＦＥＴ２１のゲート電圧Ｖｇは、次の
（５）式で表される。
【０００８】 Ｖｇ＝ＶＤＤ・ｒｂ２／（ｒｂ１＋ｒｂ２） ・・・（５） 又、出力バイアス電圧制御端子ＶＢに入力する電圧を制
御してＦＥＴ２２のドレイン電流をｉｂとしたとき、即
ち、ＦＥＴ２３のドレイン電流がｉｂ・Ｗ２／Ｗ１のと
き、出力端子ＯＵＴに重畳される出力バイアス電圧は、
（−ｉｂ・ｒｌ）となり、ＦＥＴ１２及びＦＥＴ２１の
ゲート電圧Ｖｇは、次の（６）式で表される。 Ｖｇ＝ＶＤＤ・ｒｂ２／（ｒｂ１＋ｒｂ２）−ｉｂ・ｒｌ・・・（６） 従って、この増幅回路では、入力端子ＩＮに入力する入
力信号電圧でＦＥＴ１１のゲートが制御され、入力信号
電圧に基づいて電源電位ＶＤＤから抵抗１３、ＦＥＴ１
２及びＦＥＴ１１を介してグランドへ電流が流れる。こ
れと同時に、抵抗１３及び電流源２０を介してグランド
へ、電流値ｉｂの電流が流れる。このときの出力端子Ｏ
ＵＴから出力される出力電圧は、電流値ｉｂが０のとき
の出力端子ＯＵＴから出力される出力電圧に、出力バイ
アス電圧（−ｒｌ・ｉｂ）が重畳された電圧となる。そ
の結果、出力バイアス電圧（−ｒｌ・ｉｂ）の変化分に
応じてＦＥＴ１２及びＦＥＴ２１のゲート電圧Ｖｇを制
御する増幅回路として動作する。
御してＦＥＴ２２のドレイン電流をｉｂとしたとき、即
ち、ＦＥＴ２３のドレイン電流がｉｂ・Ｗ２／Ｗ１のと
き、出力端子ＯＵＴに重畳される出力バイアス電圧は、
（−ｉｂ・ｒｌ）となり、ＦＥＴ１２及びＦＥＴ２１の
ゲート電圧Ｖｇは、次の（６）式で表される。 Ｖｇ＝ＶＤＤ・ｒｂ２／（ｒｂ１＋ｒｂ２）−ｉｂ・ｒｌ・・・（６） 従って、この増幅回路では、入力端子ＩＮに入力する入
力信号電圧でＦＥＴ１１のゲートが制御され、入力信号
電圧に基づいて電源電位ＶＤＤから抵抗１３、ＦＥＴ１
２及びＦＥＴ１１を介してグランドへ電流が流れる。こ
れと同時に、抵抗１３及び電流源２０を介してグランド
へ、電流値ｉｂの電流が流れる。このときの出力端子Ｏ
ＵＴから出力される出力電圧は、電流値ｉｂが０のとき
の出力端子ＯＵＴから出力される出力電圧に、出力バイ
アス電圧（−ｒｌ・ｉｂ）が重畳された電圧となる。そ
の結果、出力バイアス電圧（−ｒｌ・ｉｂ）の変化分に
応じてＦＥＴ１２及びＦＥＴ２１のゲート電圧Ｖｇを制
御する増幅回路として動作する。
【０００９】又、この回路では、次の（７）及び（８）
式を満たす範囲で、出力電圧に重畳する出力バイアス電
圧（−ｒｌ・ｉｂ）により変化する出力信号の振幅の中
心の電圧Ｖｂを変化させることができる。即ち、 Ｖｂmax ＋Ｖｏ＜Ｖｓ＋Ｖｄmax ＜２Ｖｄmax ・・・（７） Ｖｂmin −Ｖｏ＞Ｖｓ＋Ｖｄmin ＞２Ｖｄmin ・・・（８） 但し、 Ｖｓ；ＦＥＴ１２又はＦＥＴ２１のソース電圧 から、 Ｖｂmax −Ｖｂmin ＜２（Ｖｄmax −Ｖｄmin ）−２Ｖｏ・・・（９） 但し、 Ｖｂ；重畳する出力バイアス電圧により変化する出力信
号の振幅の中心の電圧 Ｖｂmax ；Ｖｂの最大値 Ｖｂmin ；Ｖｂの最小値 Ｖｄmax ；ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ２１、及び
ＦＥＴ２２のドレイン耐圧 Ｖｄmin ；ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ２１、及び
ＦＥＴ２２を飽和領域で動作させるために必要な最低ド
レイン電圧 Ｖｏ；必要とされる出力信号の電圧振幅 が成り立つ。（９）式と従来回路の（３）式とを比較す
ると、出力バイアス電圧の変化量（Ｖｂmax −Ｖｂmin
）の範囲が（Ｖｄmax −Ｖｄmin ）だけ大きくなって
いる。このとき、出力信号の振幅の中心の電圧Ｖｂに対
し、ＦＥＴ１２又はＦＥＴ２１のゲート電圧Ｖｇは、次
の（１０）式及び（１１）式を満たす範囲で設定する必
要がある。但し、Ｖｂ、Ｖｏ、Ｖｄmin 、及びＶｄmax
は、上記と同一である。
式を満たす範囲で、出力電圧に重畳する出力バイアス電
圧（−ｒｌ・ｉｂ）により変化する出力信号の振幅の中
心の電圧Ｖｂを変化させることができる。即ち、 Ｖｂmax ＋Ｖｏ＜Ｖｓ＋Ｖｄmax ＜２Ｖｄmax ・・・（７） Ｖｂmin −Ｖｏ＞Ｖｓ＋Ｖｄmin ＞２Ｖｄmin ・・・（８） 但し、 Ｖｓ；ＦＥＴ１２又はＦＥＴ２１のソース電圧 から、 Ｖｂmax −Ｖｂmin ＜２（Ｖｄmax −Ｖｄmin ）−２Ｖｏ・・・（９） 但し、 Ｖｂ；重畳する出力バイアス電圧により変化する出力信
号の振幅の中心の電圧 Ｖｂmax ；Ｖｂの最大値 Ｖｂmin ；Ｖｂの最小値 Ｖｄmax ；ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ２１、及び
ＦＥＴ２２のドレイン耐圧 Ｖｄmin ；ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ２１、及び
ＦＥＴ２２を飽和領域で動作させるために必要な最低ド
レイン電圧 Ｖｏ；必要とされる出力信号の電圧振幅 が成り立つ。（９）式と従来回路の（３）式とを比較す
ると、出力バイアス電圧の変化量（Ｖｂmax −Ｖｂmin
）の範囲が（Ｖｄmax −Ｖｄmin ）だけ大きくなって
いる。このとき、出力信号の振幅の中心の電圧Ｖｂに対
し、ＦＥＴ１２又はＦＥＴ２１のゲート電圧Ｖｇは、次
の（１０）式及び（１１）式を満たす範囲で設定する必
要がある。但し、Ｖｂ、Ｖｏ、Ｖｄmin 、及びＶｄmax
は、上記と同一である。
【００１０】 Ｖｂ−Ｖｏ−（Ｖｇ−Ｖｉmax ）＞Ｖｄmin ・・・（１０） Ｖｂ＋Ｖｏ−（Ｖｇ−Ｖｉmin ）＜Ｖｄmax ・・・（１１） 従って、次の（１２）式が導かれる。 Ｖｂ＋Ｖｏ＋Ｖｉmin −Ｖｄmax ＜Ｖｇ＜Ｖｂ−Ｖｏ ＋Ｖｉmax −Ｖｄmin ・・・（１２） 但し、 Ｖｉmax ；入力端子ＩＮに入力する入力信号電圧の最大値 Ｖｉmin ；入力端子ＩＮに入力する入力信号電圧の最小値 （１２）式を満たすＶｇの値は常に存在するので、この
（１２）式を満たすように抵抗値ｒｂ１及び抵抗値ｒｂ
２を選んで回路定数を設定する。以上のように、本実施
例では、従来の回路に比べて、出力バイアス電圧の変化
量（Ｖｂmax −Ｖｂmin ）が、スイッチ手段１２Ｃ中の
ＦＥＴ１個につき（Ｖｄmax −Ｖｄmin ）だけ大きくと
れる。そのため、この増幅回路の出力側に接続される負
荷に対して最適のバイアス電圧を与えることができる。
（１２）式を満たすように抵抗値ｒｂ１及び抵抗値ｒｂ
２を選んで回路定数を設定する。以上のように、本実施
例では、従来の回路に比べて、出力バイアス電圧の変化
量（Ｖｂmax −Ｖｂmin ）が、スイッチ手段１２Ｃ中の
ＦＥＴ１個につき（Ｖｄmax −Ｖｄmin ）だけ大きくと
れる。そのため、この増幅回路の出力側に接続される負
荷に対して最適のバイアス電圧を与えることができる。
【００１１】なお、本発明は、上記実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ａ） 図１の増幅回路は、Ｎチャネル型ＦＥＴで構成
されているが、Ｐチャネル型ＦＥＴ或いはＣＭＯＳで構
成してもよい。又、第１及び第２の電源電位が逆になっ
てもよい。 （ｂ） 図１の増幅回路は、バイポーラトランジスタで
構成してもよい。この場合、ＦＥＴで構成するよりも高
速動作が期待できる。 （ｃ） 図１において、スイッチ手段１２Ｃを、２個以
上のＦＥＴを縦続接続した構成にしてもよい。ＦＥＴの
数をｍ個（但し、ｍは２以上の整数）とすると、ＦＥＴ
の数が１個の場合に比べて出力バイアス電圧の変化量が
（ｍ−１）・（Ｖｄmax −Ｖｄmin ）だけ大きくとれ
る。
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ａ） 図１の増幅回路は、Ｎチャネル型ＦＥＴで構成
されているが、Ｐチャネル型ＦＥＴ或いはＣＭＯＳで構
成してもよい。又、第１及び第２の電源電位が逆になっ
てもよい。 （ｂ） 図１の増幅回路は、バイポーラトランジスタで
構成してもよい。この場合、ＦＥＴで構成するよりも高
速動作が期待できる。 （ｃ） 図１において、スイッチ手段１２Ｃを、２個以
上のＦＥＴを縦続接続した構成にしてもよい。ＦＥＴの
数をｍ個（但し、ｍは２以上の整数）とすると、ＦＥＴ
の数が１個の場合に比べて出力バイアス電圧の変化量が
（ｍ−１）・（Ｖｄmax −Ｖｄmin ）だけ大きくとれ
る。
【００１２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、第１のトランジスタと負荷抵抗との間にスイッチ
手段を設け、出力バイアス電圧の変化量に応じてスイッ
チ手段を制御するようにしたので、従来に比べて出力バ
イアス電圧の変化量を大きくとることができる。そのた
め、本発明の増幅回路の出力側に接続される負荷に対
し、最適のバイアス電圧を与えることができる。
れば、第１のトランジスタと負荷抵抗との間にスイッチ
手段を設け、出力バイアス電圧の変化量に応じてスイッ
チ手段を制御するようにしたので、従来に比べて出力バ
イアス電圧の変化量を大きくとることができる。そのた
め、本発明の増幅回路の出力側に接続される負荷に対
し、最適のバイアス電圧を与えることができる。
【図１】本発明の実施例を示す増幅回路の回路図であ
る。
る。
【図２】従来の増幅回路の回路図である。
１１ ＦＥＴ（第１のトランジスタ） １２ ＦＥＴ（第２のトランジスタ） １２Ｃ スイッチ手段 １３ 負荷抵抗 ２０ 電流源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/72
Claims (1)
- 【請求項１】 第１の電極が第１の電源電位に接続さ
れ、該第１の電極と第２の電極との間の導通状態を入力
信号に基づいて制御する制御電極を有する第１のトラン
ジスタと、 制御電極に入力される制御信号に基づいて第１の電極と
第２の電極との間の導通状態が制御される第２のトラン
ジスタがｎ個（但し、ｎは１以上の整数）縦続接続さ
れ、初段の該第２のトランジスタの第１の電極が前記第
１のトランジスタの第２の電極に接続されたスイッチ手
段と、 第２の電源電位と前記スイッチ手段中の最終段の前記第
２のトランジスタの第２の電極との間に接続され、前記
入力信号に対応した負荷電流を流す負荷抵抗と、第１の電極が前記第１の電源電位に接続され、該第１の
電極と第２の電極との間に流れる電流をバイアス電圧制
御信号に基づいて制御する制御電極を有する第３及び第
４のトランジスタと、 制御電極に入力される前記制御信号に基づいて第１の電
極と第２の電極との間の導通状態が制御され、該第１の
電極が前記第３のトランジスタの第２の電極 と接続され
該第２の電極が前記スイッチ手段中の最終段の前記第２
のトランジスタの第２の電極に接続される第５のトラン
ジスタと、 一端が前記第５のトランジスタの制御電極及び前記第４
のトランジスタの第２の電極に接続され、他端が前記第
２の電源電位に接続される第１の抵抗と、 前記第１の抵抗の一端と前記第１の電源電位との間に接
続される第２の抵抗よりなる出力バイアス電圧重畳用電
源とを、 備えたことを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08130794A JP3148074B2 (ja) | 1994-04-20 | 1994-04-20 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08130794A JP3148074B2 (ja) | 1994-04-20 | 1994-04-20 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07288430A JPH07288430A (ja) | 1995-10-31 |
| JP3148074B2 true JP3148074B2 (ja) | 2001-03-19 |
Family
ID=13742749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08130794A Expired - Fee Related JP3148074B2 (ja) | 1994-04-20 | 1994-04-20 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3148074B2 (ja) |
-
1994
- 1994-04-20 JP JP08130794A patent/JP3148074B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07288430A (ja) | 1995-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001226 |
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