JP3149907B2 - フリップフロップ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラトラン
ジスタを用いた差動回路によるフリップフロップ回路に
関し、特に、１ボルト（Ｖ）程度の低電圧かつ低消費電
流より更に低い条件で動作するフリップフロップ回路に
関する。

【０００２】

【従来の技術】従来、この種のフリップフロップ回路に
は、例えば、特開平０９−２６６４３５号公報に開示さ
れたものがある。次に、この回路について、上記公開公
報に記載された図面を図３に示し、これを参照して説明
する。

【０００３】図示されるフリップフロップ回路は、同一
な二組の回路、マスタ回路、およびスレーブ回路で構成
されており、各回路はデータバッファ回路、ラッチホー
ルド回路、およびプルダウン回路により構成される。

【０００４】マスタ回路のデータバッファ回路は、差動
回路を形成し、データ信号を波形整形する回路で、トラ
ンジスタ１７，１８および定電流源４２により構成され
る。トランジスタ１７，１８では、ベースそれぞれがデ
ータ信号６１，６２を受け、コレクタそれぞれは抵抗３
３，３４それぞれを介して高電位電源５１に接続し、か
つエミッタは互いに定電流源４２を介して低電位電源５
２に接続している。

【０００５】マスタ回路のラッチホールド回路は、トラ
ンジスタ１１〜１４により構成され定電流源４１による
定電流を受ける。

【０００６】トランジスタ１１，１２では、トランジス
タ１１のベースがトランジスタ１８のコレクタ、またト
ランジスタ１２のベースがトランジスタ１７のコレク
タ、それぞれに接続し信号を入力する。また、トランジ
スタ１１，１２では、コレクタそれぞれが抵抗３１，３
２それぞれを介して高電位電源５１に接続し、かつエミ
ッタは互いに定電流源４１を介して低電位電源５２に接
続している。

【０００７】また、トランジスタ１３，１４では、トラ
ンジスタ１３のコレクタおよびエミッタそれぞれがトラ
ンジスタ１１のコレクタおよびエミッタそれぞれに接続
し、トランジスタ１４のコレクタおよびエミッタそれぞ
れがトランジスタ１２のコレクタおよびエミッタそれぞ
れに接続すると共に、トランジスタ１３のコレクタおよ
びベースのそれぞれはトランジスタ１４のベースおよび
コレクタそれぞれに接続している。

【０００８】更に、トランジスタ１５，１６では、トラ
ンジスタ１５，１６のベースが共通にクロック信号６３
を入力し、トランジスタ１５，１６のコレクタそれぞれ
はトランジスタ１７，１８のコレクタそれぞれに接続
し、また、エミッタそれぞれは定電流源４６，４５それ
ぞれを介して低電位電源５２に接続している。

【０００９】次に図３を参照してマスタ回路におけるフ
リップフロップ回路の動作について説明する。

【００１０】トランジスタ１５，１６のベースに印加さ
れるクロック信号６３がハイレベル（Ｈｉ）の場合、ト
ランジスタ１５，１６は、オン状態となり、コレクタに
電流が流れる。この状態では、トランジスタ１７，１８
のベースに印加される差動データ信号６１，６２の状態
とは無関係にトランジスタ１７，１８のコレクタの電位
はローレベル（Ｌｏ）に下がる。従って、トランジスタ
１１，１２は、いずれもオフ状態となり、強制力を失
う。すなわち、マスタ回路は、いわゆるフリップフロッ
プのホールド状態になる。

【００１１】一方、トランジスタ１５，１６のベースに
印加されるクロック信号６３がローレベル（Ｌｏ）の場
合、トランジスタ１５，１６はオフ状態となり、コレク
タの電流はゼロになる。従って、トランジスタ１７，１
８により構成されるデータバッファ回路で波形整形され
たデータ信号６１，６２が、トランジスタ１１，１２の
ベースに印加される。すなわち、マスタ回路は、いわゆ
るフリップフロップのラッチ状態となる。

【００１２】スレーブ回路の場合も、上述したマスタ回
路と同様の動作である。すなわち、トランジスタ２１〜
２８それぞれはトランジスタ１１〜１８それぞれに対応
し、抵抗３５〜３８それぞれは抵抗３１〜３４それぞれ
に対応する。また、入力信号はトランジスタ２７，２８
のベースそれぞれへトランジスタ１１，１２のコレクタ
それぞれから受ける。

【００１３】相違する点は、トランジスタ２５，２６
で、ベースに入力するのがクロック信号６４であり、エ
ミッタそれぞれの接続先は、マスタ回路と逆の定電流源
４５，４６である。クロック信号６３，６４は正相クロ
ック／逆相クロックの関係で動作するので、マスタ回路
とスレーブ回路とはラッチ／ホールドの状態を交互にと
る。

【００１４】上述のフリップフロップ回路では、図３に
示されるように、定電流源が六個必要である。フリップ
フロップ回路が、より低い条件の低電圧かつ低消費電流
で動作するためには定電流源の数を削減すればよい。こ
のための技術が、例えば米国特許第４９７７３３５号明
細書に記載されている。

【００１５】この回路について図４を参照して説明す
る。

【００１６】図示されるフリップフロップ回路は、マス
タ回路およびスレーブ回路それぞれに設けられる同一な
二組のラッチホールド回路と、マスタ回路およびスレー
ブ回路に共通な一組のクロックバッファ回路とにより構
成される。

【００１７】マスタ回路およびスレーブ回路に共通なク
ロックバッファ回路は、差動回路を形成し、クロック信
号を波形整形する回路で、トランジスタ１７，１８およ
び定電流源４２により構成される。トランジスタ１７，
１８では、ベースそれぞれがクロック信号６３，６４を
受け、コレクタそれぞれは抵抗８８，８９それぞれを介
して高電位電源５１に接続し、かつエミッタは互いに定
電流源４２を介して低電位電源５２に接続している。

【００１８】マスタ回路のラッチホールド回路は、トラ
ンジスタ１１〜１４により構成され定電流源４７，４８
による定電流を受ける。

【００１９】トランジスタ１１，１２では、トランジス
タ１１，１２のベースそれぞれがデータ信号６１，６２
を接続し信号を入力する。また、トランジスタ１１，１
２では、コレクタそれぞれが抵抗８１，８２それぞれを
介し、更に共通な抵抗８３を介して高電位電源５１に接
続し、かつ、エミッタは互いに定電流源４７を介して低
電位電源５２に接続している。

【００２０】また、トランジスタ１３，１４では、トラ
ンジスタ１３のコレクタがトランジスタ１１のコレクタ
に接続し、エミッタがトランジスタ１４のエミッタに接
続しており、トランジスタ１４のコレクタがトランジス
タ１２のコレクタに接続し、エミッタがトランジスタ１
１のエミッタに接続している。また、トランジスタ１３
のコレクタおよびベースのそれぞれはトランジスタ１４
のベースおよびコレクタそれぞれに接続している。

【００２１】更に、トランジスタ１５，１６では、トラ
ンジスタ１５のベースがトランジスタ１８のコレクタに
接続し、トランジスタ１６のベースはトランジスタ１７
のコレクタに接続し、また、トランジスタ１５，１６の
エミッタそれぞれは定電流源４７，４８それぞれを介し
て低電位電源５２に接続している。また、トランジスタ
１５，１６のコレクタは高電位電源５１に直接接続して
いる。

【００２２】次に図４を参照してマスタ回路におけるフ
リップフロップ回路の動作について説明する。

【００２３】トランジスタ１７のベースに印加のクロッ
ク信号６３がハイレベル（Ｈｉ）の場合、トランジスタ
１７はオン状態となり、コレクタに電流が流れる。この
状態では、トランジスタ１７のコレクタの電位はローレ
ベル（Ｌｏ）に下がる。一方のトランジスタ１８のベー
スに印加されるクロック信号６４は、逆相のローレベル
（Ｌｏ）なので、トランジスタ１８はオフ状態となり、
コレクタに電流が流れず、トランジスタ１８のコレクタ
の電位はハイレベル（Ｈｉ）に上がる。

【００２４】トランジスタ１５のベースは、トランジス
タ１８のコレクタの電位がハイレベル（Ｈｉ）の場合、
ハイレベル（Ｈｉ）となり、トランジスタ１５はオン状
態になり、定電流源４７の電流値に相当するコレクタ電
流が流れる。従って、トランジスタ１１，１２のコレク
タ電流は、ベースに印加されるデータ信号６１，６２の
状態とは無関係のゼロとなる。この結果、マスタ回路に
おけるフリップフロップ回路はトランジスタ１３，１４
により、いわゆるホールド状態になる。

【００２５】一方トランジスタ１５のベースがローレベ
ル（Ｌｏ）の場合、トランジスタ１６がオン状態とな
り、定電流源４８の電流値に相当するコレクタ電流が流
れる。従って、トランジスタ１３，１４のコレクタ電流
は、ベースに印加されるデータ信号６１，６２の状態と
は無関係のゼロとなる。

【００２６】従って、トランジスタ１１，１２が強制力
を有し、マスタ回路のフリップフロップ回路は、いわゆ
るラッチ状態となる。

【００２７】ここで、トランジスタ１５，１６がトラン
ジスタ１１〜１４より強制力を有する理由は、抵抗８
１，８２と高電位電源５１との間に共通な抵抗８３を設
け、ラッチホールド回路のハイレベル（Ｈｉ）がクロッ
クバッファ回路のハイレベル（Ｈｉ）より低くしたため
である。

【００２８】スレーブ回路の場合も、上述したマスタ回
路と同様の動作である。すなわち、トランジスタ２１〜
２６それぞれはトランジスタ１１〜１６それぞれに対応
し、抵抗８４〜８６それぞれは抵抗８１〜８３それぞれ
に対応する。また、入力信号はトランジスタ２１，２２
のベースそれぞれへトランジスタ１１，１２のコレクタ
それぞれから受け、更に、定電流源４９，５０それぞれ
は定電流源４７，４８それぞれに対応している。

【００２９】相違する点は、トランジスタ２５，２６の
エミッタそれぞれがマスタ回路と逆の定電流源５０，４
９それぞれに接続されることである。

【００３０】この回路構成の結果、図４に示されるよう
に定電流源が五個になり、図３の例より１個が削減され
ている。

【００３１】

【発明が解決しようとする課題】上述した従来のフリッ
プフロップ回路の問題点は、消費電流が大きいことであ
る。

【００３２】その理由は、定電流源の数が５個または６
個と多いことであり、この数の削減が望まれる。

【００３３】本発明の目的は、従来回路に比べて、より
低い消費電流および電圧で動作することができるフリッ
プフロップ回路を提供することである。

【００３４】

【課題を解決するための手段】本発明によるフリップフ
ロップ回路は、コレクタそれぞれを抵抗を介して高電位
側電源に接続し、ベースそれぞれに差動データ信号が入
力され、エミッタを互いに同一の定電流源を介して低電
位側電源に接続する第１および第２のトランジスタによ
り差動回路を構成するデータバッファと、コレクタそれ
ぞれを抵抗を介して高電位側電源に接続し、エミッタを
互いに同一の定電流源を介して低電位側電源に接続し、
かつベースそれぞれに前記データバッファの差動出力を
接続し入力する第３および第４のトランジスタ、コレク
タおよびエミッタそれぞれを前記第３のトランジスタの
コレクタおよびエミッタそれぞれに共通に接続し、ベー
スを前記第４のトランジスタのコレクタに接続する第５
のトランジスタ、および、コレクタおよびエミッタそれ
ぞれを前記第４のトランジスタのコレクタおよびエミッ
タそれぞれに共通に接続し、ベースを前記第３のトラン
ジスタのコレクタに接続する第６のトランジスタにより
構成されるラッチホールド回路と、ベースを互いに接続
して同一クロック信号を入力し、エミッタを互いに前記
第１および第２のトランジスタの互いに接続されたエミ
ッタに接続し、かつ一方のコレクタを前記第１のトラン
ジスタのコレクタに接続する一方、他方のコレクタを前
記第２のトランジスタのコレクタに接続する二つの第７
および第８のトランジスタにより構成されるプルダウン
回路とを備えている。

【００３５】この構成で、データバッファとプルダウン
回路とを纏めることになり、データ側の強制力をなくす
と共に定電流源を共有させている。

【００３６】

【００３７】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００３８】図１は本発明の実施の一形態を示す機能ブ
ロック図である。図１に示されたフリップフロップ回路
では、同一な二組の回路、マスタ回路およびスレーブ回
路で構成され、マスタ回路またはスレーブ回路はデータ
バッファ回路、ラッチホールド回路、およびプルダウン
回路により構成されている。

【００３９】従来の図３との相違点は、プルダウン回路
にある。

【００４０】マスタ回路のデータバッファ回路は、従来
と同様、差動回路を形成し、データ信号を波形整形する
回路で、トランジスタ１７，１８および定電流源４２に
より構成される。トランジスタ１７，１８では、ベース
それぞれがデータ信号６１，６２を受け、コレクタそれ
ぞれは抵抗３３，３４それぞれを介して高電位電源５１
に接続し、かつエミッタは互いに定電流源４２を介して
低電位電源５２に接続している。

【００４１】マスタ回路のラッチホールド回路は、従来
と同様、トランジスタ１１〜１４により構成され定電流
源４１による定電流を受ける。

【００４２】トランジスタ１１，１２では、トランジス
タ１１のベースがトランジスタ１８のコレクタ、またト
ランジスタ１２のベースがトランジスタ１８のベース、
それぞれに接続し信号を入力する。また、トランジスタ
１１，１２では、コレクタそれぞれが抵抗３１，３２そ
れぞれを介して高電位電源５１に接続し、かつエミッタ
は互いに定電流源４１を介して低電位電源５２に接続し
ている。

【００４３】また、トランジスタ１３，１４では、トラ
ンジスタ１３のコレクタおよびエミッタそれぞれがトラ
ンジスタ１１のコレクタおよびエミッタそれぞれに接続
し、トランジスタ１４のコレクタおよびエミッタそれぞ
れがトランジスタ１２のコレクタおよびエミッタそれぞ
れに接続すると共に、トランジスタ１３のコレクタおよ
びベースのそれぞれはトランジスタ１４のベースおよび
コレクタそれぞれに接続している。

【００４４】次に、トランジスタ１５，１６の接続で
は、トランジスタ１５，１６のベースが共通にクロック
信号６３を入力し、トランジスタ１５，１６のコレクタ
それぞれはトランジスタ１７，１８のコレクタそれぞれ
に接続している点は従来と同様であるが、エミッタは、
データバッファ回路のトランジスタ１７，１８のエミッ
タと共通して、定電流源４２を介して低電位電源５２に
接続している。

【００４５】次に図１を参照してマスタ回路におけるフ
リップフロップ回路の動作について説明する。

【００４６】トランジスタ１５，１６のベースに印加さ
れるクロック信号６３がローレベル（Ｌｏ）の場合、ト
ランジスタ１５，１６はオフ状態となり、コレクタの電
流はゼロになる。この状態では、トランジスタ１７，１
８はオン状態であり、トランジスタ１７，１８のベース
に入力するデータ信号６１，６２は、トランジスタ１
７，１８により構成されるデータバッファ回路で波形整
形され、トランジスタ１１，１２のベースに印加され
る。すなわち、マスタ回路は、いわゆるフリップフロッ
プ回路のラッチ状態となる。

【００４７】一方、トランジスタ１５，１６のベースに
印加されるクロック信号６３がハイレベル（Ｈｉ）の場
合、トランジスタ１５，１６はオン状態となり、コレク
タに電流が流れる。トランジスタ１７，１８のベースに
印加される差動データ信号６１，６２の状態とは無関係
にトランジスタ１７，１８のコレクタの電位はローレベ
ル（Ｌｏ）に下がる。

【００４８】更に、この状態では従来と相違して、トラ
ンジスタ１５，１６のコレクタには定電流源４２の電流
が流れるため、トランジスタ１７，１８をオフ状態に安
定させる。従って、トランジスタ１１，１２は、いずれ
もオフ状態となり強制力を失う。すなわち、マスタ回路
は、いわゆるフリップフロップ回路のホールド状態にな
る。

【００４９】スレーブ回路の場合も、上述したマスタ回
路と同様の動作である。すなわち、トランジスタ２１〜
２８それぞれはトランジスタ１１〜１８それぞれに対応
し、抵抗３５〜３８それぞれは抵抗３１〜３４それぞれ
に対応する。また、入力信号はトランジスタ２７，２８
のベースそれぞれへトランジスタ１１，１２のコレクタ
それぞれから受け、更に、定電流源４３，４４それぞれ
は定電流源４１，４２それぞれに対応している。

【００５０】相違する点は、トランジスタ２５，２６
で、ベースに入力するのがクロック信号６４である。

【００５１】クロック信号６３，６４は正相クロック／
逆相クロックの関係で動作する。従って、マスタ回路お
よびスレーブ回路それぞれはラッチ／ホールドの状態を
交互にとる。

【００５２】更に、上述のように、プルダウン回路のト
ランジスタがクロックによりオン状態になった際、デー
タバッファと共通にする定電流源の電流を流してデータ
バッファのトランジスタを強制的にオフ状態にするた
め、フリップフロップ回路のホールド動作が安定するこ
とになる。

【００５３】また、ラッチ動作についても、正帰還のか
かったラッチホールド回路となっているため、データバ
ッファによる出力が一旦反転すれば出力はその状態で安
定する。

【００５４】次に、図２を参照して図１とは別の実施の
一形態について説明する。

【００５５】図１と相違する点は，ラッチホールド回路
の負荷抵抗部分であり、抵抗３１，３２を共通に接続し
て高電位電源５１との間に抵抗３９を挿入し、同様に、
抵抗３５，３６には抵抗４０を挿入していることであ
る。

【００５６】この構成では、ラッチホールド回路のハイ
レベル（Ｈｉ）出力は高電位電源の電圧値とはならず共
通に接続された抵抗値と定電流との積による電圧分だけ
低下した電圧値となる。

【００５７】従って、ラッチホールド回路のトランジス
タより高い電圧値をうけるデータバッファのトランジス
タに強制力を持たせることができる。このため、フリッ
プフロップ回路のラッチホールド回路の切り替え動作
を、上記図１の回路より確実に行なうことができる。

【００５８】この構成による共通抵抗の電圧降下分に
は、電源電圧特性をできるだけ犠牲にしないでデータバ
ッファの強制力を持たせることができるような、できる
限り小さな値が望ましい。

【００５９】

【発明の効果】以上説明したように本発明によれば、次
のような効果を得ることができる。

【００６０】第１の効果は、消費電流を小さくできるこ
とである。

【００６１】その理由は、データバッファとプルダウン
回路とを纏めて一つの定電流源を共有し、従来の５個ま
たは６個を４個に削減できるからである。

【００６２】また、第２の効果は、より低い電源電圧で
動作できることである。

【００６３】その理由は、データバッファとプルダウン
回路とを纏めて一つの定電流源を共有し、データバッフ
ァに強制力を持たせる一方、プルダウン回路によりデー
タ側の強制力をなくすことにより、ラッチホールド回路
の動作の安定性を確保できるからである。

【００６４】また、上記説明の後者の実施の形態による
ラッチホールド回路の高電位電源に対する共通な抵抗に
より、ラッチホールド回路の動作の安定性をより一層確
保することができると共に消費電流の低減に効果を発揮
することができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態を示す回路図である。

【図２】本発明の実施の別の一形態を示す回路図であ
る。

【図３】従来の一例を示す回路図である。

【図４】従来の図３とは別の一例を示す回路図である。

【符号の説明】

１１〜１８、２１〜２８ トランジスタ ３１〜４０ 抵抗 ４１〜４４ 定電流源 ５１ 高電位電源 ５２ 低電位電源

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 コレクタそれぞれを抵抗を介して高電位
   側電源に接続し、ベースそれぞれに差動データ信号が入
   力され、エミッタを互いに同一の定電流源を介して低電
   位側電源に接続する第１および第２のトランジスタによ
   り差動回路を構成するデータバッファと、 コレクタそれぞれを抵抗を介して高電位側電源に接続
   し、エミッタを互いに同一の定電流源を介して低電位側
   電源に接続し、かつベースそれぞれに前記データバッフ
   ァの差動出力を接続し入力する第３および第４のトラン
   ジスタ、コレクタおよびエミッタそれぞれを前記第３の
   トランジスタのコレクタおよびエミッタそれぞれに共通
   に接続し、ベースを前記第４のトランジスタのコレクタ
   に接続する第５のトランジスタ、および、コレクタおよ
   びエミッタそれぞれを前記第４のトランジスタのコレク
   タおよびエミッタそれぞれに共通に接続し、ベースを前
   記第３のトランジスタのコレクタに接続する第６のトラ
   ンジスタにより構成されるラッチホールド回路と、 ベースを互いに接続して同一クロック信号を入力し、エ
   ミッタを互いに前記第１および第２のトランジスタの互
   いに接続されたエミッタに接続し、かつ一方のコレクタ
   を前記第１のトランジスタのコレクタに接続する一方、
   他方のコレクタを前記第２のトランジスタのコレクタに
   接続する二つの第７および第８のトランジスタにより構
   成されるプルダウン回路とを備えることを特徴とするフ
   リップフロップ回路。
2. 【請求項２】 請求項１において、前記ラッチホールド
   回路は、一端を二つの前記抵抗の高電位側に共通に接続
   し他端を高電位側電源に接続する抵抗を、別に追加して
   備えることを特徴とするフリップフロップ回路。