JP3155408B2 - Ｄ／ａコンバータおよびｄ／ａコンバータの試験方法 - Google Patents
Ｄ／ａコンバータおよびｄ／ａコンバータの試験方法Info
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- JP3155408B2 JP3155408B2 JP19048493A JP19048493A JP3155408B2 JP 3155408 B2 JP3155408 B2 JP 3155408B2 JP 19048493 A JP19048493 A JP 19048493A JP 19048493 A JP19048493 A JP 19048493A JP 3155408 B2 JP3155408 B2 JP 3155408B2
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Description
【０００１】
【産業上の利用分野】この発明は、Ｄ／Ａコンバータ、
およびＤ／Ａコンバータの試験方法に関するものであ
る。
およびＤ／Ａコンバータの試験方法に関するものであ
る。
【０００２】
【従来の技術】図９は、従来の４ビットの並列加算型Ｄ
／Ａコンバータのブロック図である。図９において、Ｄ
／Ａコンバータ１は、デコーダ３および各々が同じ大き
さの電流を出力することのできる複数のアナログ信号源
２により構成されている。ＢＩＴ１〜ＢＩＴ４は、ディ
ジタル信号入力端子であり、デコーダ３の入力部に接続
され、デコーダ３の出力部は、個々のアナログ信号源２
の入力部に接続され、アナログ信号源２の出力部は、ア
ナログ信号出力端子であるＯＵＴに接続されている。
／Ａコンバータのブロック図である。図９において、Ｄ
／Ａコンバータ１は、デコーダ３および各々が同じ大き
さの電流を出力することのできる複数のアナログ信号源
２により構成されている。ＢＩＴ１〜ＢＩＴ４は、ディ
ジタル信号入力端子であり、デコーダ３の入力部に接続
され、デコーダ３の出力部は、個々のアナログ信号源２
の入力部に接続され、アナログ信号源２の出力部は、ア
ナログ信号出力端子であるＯＵＴに接続されている。
【０００３】図２は、図９に示したアナログ信号源２の
一例を示す回路図である。図２において、アナログ信号
源２は、スイッチ６および定電流源７により構成され
る。スイッチ６は、電源と定電流源７との間に接続さ
れ、デコーダ３からの信号に応答してオン／オフする。
図２では、デコーダ３からの信号が“１”のときにスイ
ッチ６は、オンし、デコーダ３からの信号が“０”のと
きスイッチ６はオフする。定電流源７は、スイッチ６が
オン状態のときに一定の電流を出力端子ＯＵＴに供給す
る。
一例を示す回路図である。図２において、アナログ信号
源２は、スイッチ６および定電流源７により構成され
る。スイッチ６は、電源と定電流源７との間に接続さ
れ、デコーダ３からの信号に応答してオン／オフする。
図２では、デコーダ３からの信号が“１”のときにスイ
ッチ６は、オンし、デコーダ３からの信号が“０”のと
きスイッチ６はオフする。定電流源７は、スイッチ６が
オン状態のときに一定の電流を出力端子ＯＵＴに供給す
る。
【０００４】図３は、図９に示したデコーダ３の一例を
示す回路図である。図３において、デコーダ３は、ＡＮ
Ｄ回路、ＯＲ回路あるいはそれらの複合回路で構成され
ている。デコーダ３は、ディジタル信号〔Ｂ１〜Ｂ４〕
をＤ／Ａコンバータ１のディジタル入力端子ＢＩＴ１〜
ＢＩＴ４からデコーダ３の入力部に入力し、ディジタル
信号〔Ａ１〜Ａ１５〕をデコーダ３の出力部からアナロ
グ信号源２の入力部へ出力する。
示す回路図である。図３において、デコーダ３は、ＡＮ
Ｄ回路、ＯＲ回路あるいはそれらの複合回路で構成され
ている。デコーダ３は、ディジタル信号〔Ｂ１〜Ｂ４〕
をＤ／Ａコンバータ１のディジタル入力端子ＢＩＴ１〜
ＢＩＴ４からデコーダ３の入力部に入力し、ディジタル
信号〔Ａ１〜Ａ１５〕をデコーダ３の出力部からアナロ
グ信号源２の入力部へ出力する。
【０００５】表１は、デコーダ３の真理値表である。デ
コーダ３は、Ｄ／Ａコンバータ１のディジタル入力端子
ＢＩＴ１〜ＢＩＴ４に入力されたディジタル信号〔Ｂ１
〜Ｂ４〕を表１に従って、アナログ信号源２内部のスイ
ッチ６を制御するディジタル信号〔Ａ１〜Ａ１５〕へと
変換する。
コーダ３は、Ｄ／Ａコンバータ１のディジタル入力端子
ＢＩＴ１〜ＢＩＴ４に入力されたディジタル信号〔Ｂ１
〜Ｂ４〕を表１に従って、アナログ信号源２内部のスイ
ッチ６を制御するディジタル信号〔Ａ１〜Ａ１５〕へと
変換する。
【０００６】
【表１】
【０００７】次に、図９、図２および図３に示したＤ／
Ａコンバータ１の動作について説明する。図９におい
て、まずディジタル入力端子ＢＩＴ１〜ＢＩＴ４に４ビ
ットのディジタル信号〔Ｂ１〜Ｂ４〕を入力する。ディ
ジタル信号〔Ｂ１〜Ｂ４〕はデコーダ３に入力され、表
１の真理値表に従って、ディジタル信号〔Ａ１〜Ａ１
５〕に変換される。次に、デコーダ３から出力されたデ
ィジタル〔Ａ１〜Ａ１５〕は、アナログ信号源２に入力
され、ディジタル〔Ａ１〜Ａ１５〕の状態によって、ア
ナログ信号源２内部のスイッチ６をオンまたはオフ状態
に設定する。その結果、オン状態であるアナログ信号源
２の出力の総和がＤ／Ａコンバータ１のアナログ信号と
なってアナログ信号端子ＯＵＴから出力される。そし
て、この出力されたアナログ信号は、４ビットのＤ／Ａ
コンバータなので、４ビットの重みをもった信号とな
る。
Ａコンバータ１の動作について説明する。図９におい
て、まずディジタル入力端子ＢＩＴ１〜ＢＩＴ４に４ビ
ットのディジタル信号〔Ｂ１〜Ｂ４〕を入力する。ディ
ジタル信号〔Ｂ１〜Ｂ４〕はデコーダ３に入力され、表
１の真理値表に従って、ディジタル信号〔Ａ１〜Ａ１
５〕に変換される。次に、デコーダ３から出力されたデ
ィジタル〔Ａ１〜Ａ１５〕は、アナログ信号源２に入力
され、ディジタル〔Ａ１〜Ａ１５〕の状態によって、ア
ナログ信号源２内部のスイッチ６をオンまたはオフ状態
に設定する。その結果、オン状態であるアナログ信号源
２の出力の総和がＤ／Ａコンバータ１のアナログ信号と
なってアナログ信号端子ＯＵＴから出力される。そし
て、この出力されたアナログ信号は、４ビットのＤ／Ａ
コンバータなので、４ビットの重みをもった信号とな
る。
【０００８】ところで、４ビットのＤ／Ａコンバータの
アナログ信号を０．１ＬＳＢの精度で測定する場合、測
定する測定時の分解能をεｂとすると、εｂは、
アナログ信号を０．１ＬＳＢの精度で測定する場合、測
定する測定時の分解能をεｂとすると、εｂは、
【０００９】
【数１】
【００１０】となる。すなわち、７．２ビット以上の分
解能を持つ測定器が必要となる。一般にｎビットの分解
能を持ったＤ／Ａコンバータを０．１ＬＳＢの精度で測
定する場合の測定器の分解能は （ｎ＋３．２）ビット以上 必要である。
解能を持つ測定器が必要となる。一般にｎビットの分解
能を持ったＤ／Ａコンバータを０．１ＬＳＢの精度で測
定する場合の測定器の分解能は （ｎ＋３．２）ビット以上 必要である。
【００１１】
【発明が解決しようとする課題】従来のＤ／Ａコンバー
タは以上のように構成されているので、ｎビットのＤ／
Ａコンバータの内部回路（デコーダ、アナログ信号源な
ど）の試験や評価を０．１ＬＳＢの精度で行なう際、
（ｎ＋３．２）ビット以上の分解能を持つ測定器が必要
になる。
タは以上のように構成されているので、ｎビットのＤ／
Ａコンバータの内部回路（デコーダ、アナログ信号源な
ど）の試験や評価を０．１ＬＳＢの精度で行なう際、
（ｎ＋３．２）ビット以上の分解能を持つ測定器が必要
になる。
【００１２】ところが、近年ではＤ／Ａコンバータの多
ビット化が進んでいるため、多ビットのＤ／Ａコンバー
タの内部回路試験や評価を行なうには、多ビットのＤ／
Ａコンバータに対応できる高分解能を持つ測定器が必要
になる。しかし、一般的に高分解能を持つ測定器は非常
に高価であるという問題があった。
ビット化が進んでいるため、多ビットのＤ／Ａコンバー
タの内部回路試験や評価を行なうには、多ビットのＤ／
Ａコンバータに対応できる高分解能を持つ測定器が必要
になる。しかし、一般的に高分解能を持つ測定器は非常
に高価であるという問題があった。
【００１３】この発明は、上記のような問題点を解消す
るためになされたもので、Ｄ／Ａコンバータの内部回路
試験や評価を行なうのに際し、高分解能を持つ測定器を
不要とし、かつコストを低減化することのできるＤ／Ａ
コンバータを得ることを目的としており、また、Ｄ／Ａ
コンバータに適した試験方法を提供することを目的とし
ている。
るためになされたもので、Ｄ／Ａコンバータの内部回路
試験や評価を行なうのに際し、高分解能を持つ測定器を
不要とし、かつコストを低減化することのできるＤ／Ａ
コンバータを得ることを目的としており、また、Ｄ／Ａ
コンバータに適した試験方法を提供することを目的とし
ている。
【００１４】
【課題を解決するための手段】請求項１の発明に係るＤ
／Ａコンバータは、アナログ信号源、第１の信号発生手
段、第２の信号発生手段および選択手段を含む。アナロ
グ信号源は、各々が同じ重みにされたアナログ信号を発
生することができる。
／Ａコンバータは、アナログ信号源、第１の信号発生手
段、第２の信号発生手段および選択手段を含む。アナロ
グ信号源は、各々が同じ重みにされたアナログ信号を発
生することができる。
【００１５】第１の信号発生手段は、ディジタル入力信
号をデコードして前記複数のアナログ信号源のうちのデ
コードの結果に対応するアナログ信号源を活性化する。
号をデコードして前記複数のアナログ信号源のうちのデ
コードの結果に対応するアナログ信号源を活性化する。
【００１６】第２の信号発生手段は、複数のアナログ信
号源を個々に活性化する。選択手段は第１および第２の
信号発生手段に接続され、通常動作時に第１の信号発生
手段の出力を選択して、Ｄ／Ａコンバータの内部回路を
試験するときに前記第２の信号発生手段の出力を選択
し、選択した第１または第２の信号発生手段の出力を複
数のアナログ信号源に与える。
号源を個々に活性化する。選択手段は第１および第２の
信号発生手段に接続され、通常動作時に第１の信号発生
手段の出力を選択して、Ｄ／Ａコンバータの内部回路を
試験するときに前記第２の信号発生手段の出力を選択
し、選択した第１または第２の信号発生手段の出力を複
数のアナログ信号源に与える。
【００１７】請求項２の発明に係るＤ／Ａコンバータ
は、複数のアナログ信号源、およびデコーダ手段を含
む。複数のアナログ信号源の各々は、同じ重みにされた
アナログ信号を発生する。デコーダ手段は、ディジタル
入力信号をデコードして前記複数のアナログ信号源のう
ちのデコードの結果に対応したアナログ信号源を活性化
させる第１の機能と、複数のアナログ信号源を個々に活
性化するための第２の機能と、通常動作時には第１の機
能を選択し、Ｄ／Ａコンバータの内部回路試験時には第
２の機能を選択する第３の機能とを有する。
は、複数のアナログ信号源、およびデコーダ手段を含
む。複数のアナログ信号源の各々は、同じ重みにされた
アナログ信号を発生する。デコーダ手段は、ディジタル
入力信号をデコードして前記複数のアナログ信号源のう
ちのデコードの結果に対応したアナログ信号源を活性化
させる第１の機能と、複数のアナログ信号源を個々に活
性化するための第２の機能と、通常動作時には第１の機
能を選択し、Ｄ／Ａコンバータの内部回路試験時には第
２の機能を選択する第３の機能とを有する。
【００１８】請求項３に記載のＤ／Ａコンバータの試験
方法は、各々が、同じ重みにされたアナログ信号を発生
することのできる複数のアナログ信号源を含み、ディジ
タル入力信号に対応するアナログ信号を出力する通常動
作モードと各アナログ信号源に対応するアナログ信号を
出力する内部回路試験モードとを有するＤ／Ａコンバー
タの動作を試験するＤ／Ａコンバータ試験方法であっ
て、内部回路試験モードを選択する第１のステップと、
内部回路試験モードにおいて複数のアナログ信号 源を個
々に活性化する第２のステップと、第２のステップにお
いて活性化されたアナログ信号源ごとに対応する出力値
を測定する第３のステップと、測定した出力値に基づい
て、通常動作モードにおいてディジタル入力信号に対応
して出力されるべきアナログ信号を評価する第４のステ
ップとを備える。 請求項４に記載のＤ／Ａコンバータの
試験方法は、請求項３記載のＤ／Ａコンバータの試験方
法の構成に加えて、第２のステップは、外部からの値の
異なるディジタル入力信号を順次に受けて、複数のアナ
ログ信号源を順次に活性化するための信号を発生するス
テップを含む。 請求項５に記載のＤ／Ａコンバータの試
験方法は、請求項３記載のＤ／Ａコン バータの試験方法
の構成に加えて、通常動作モードを選択する第５のステ
ップと、通常動作モードにおいてディジタル入力信号に
対応するアナログ信号を出力させる第６のステップをさ
らに備える。
方法は、各々が、同じ重みにされたアナログ信号を発生
することのできる複数のアナログ信号源を含み、ディジ
タル入力信号に対応するアナログ信号を出力する通常動
作モードと各アナログ信号源に対応するアナログ信号を
出力する内部回路試験モードとを有するＤ／Ａコンバー
タの動作を試験するＤ／Ａコンバータ試験方法であっ
て、内部回路試験モードを選択する第１のステップと、
内部回路試験モードにおいて複数のアナログ信号 源を個
々に活性化する第２のステップと、第２のステップにお
いて活性化されたアナログ信号源ごとに対応する出力値
を測定する第３のステップと、測定した出力値に基づい
て、通常動作モードにおいてディジタル入力信号に対応
して出力されるべきアナログ信号を評価する第４のステ
ップとを備える。 請求項４に記載のＤ／Ａコンバータの
試験方法は、請求項３記載のＤ／Ａコンバータの試験方
法の構成に加えて、第２のステップは、外部からの値の
異なるディジタル入力信号を順次に受けて、複数のアナ
ログ信号源を順次に活性化するための信号を発生するス
テップを含む。 請求項５に記載のＤ／Ａコンバータの試
験方法は、請求項３記載のＤ／Ａコン バータの試験方法
の構成に加えて、通常動作モードを選択する第５のステ
ップと、通常動作モードにおいてディジタル入力信号に
対応するアナログ信号を出力させる第６のステップをさ
らに備える。
【００１９】
【作用】請求項１の発明では、通常動作時には、ディジ
タル入力信号のディジタル値に対応する第１の信号を選
択して複数のアナログ信号源を活性化する。一方、Ｄ／
Ａコンバータの内部回路の試験を行なう場合には、複数
のアナログ信号源を個々に活性化するための第１の信号
を選択する。こうすることにより、アナログ信号源単体
からアナログ信号を出力することができるので、Ｄ／Ａ
コンバータの内部回路試験や評価を行なうのに必要な分
解能を持った測定器よりも低い分解能の測定器を用いて
Ｄ／Ａコンバータの内部回路試験や評価を行なうことが
可能となる。
タル入力信号のディジタル値に対応する第１の信号を選
択して複数のアナログ信号源を活性化する。一方、Ｄ／
Ａコンバータの内部回路の試験を行なう場合には、複数
のアナログ信号源を個々に活性化するための第１の信号
を選択する。こうすることにより、アナログ信号源単体
からアナログ信号を出力することができるので、Ｄ／Ａ
コンバータの内部回路試験や評価を行なうのに必要な分
解能を持った測定器よりも低い分解能の測定器を用いて
Ｄ／Ａコンバータの内部回路試験や評価を行なうことが
可能となる。
【００２０】
【実施例】実施例１ 図１は、この発明に係るＤ／Ａコンバータの一実施例を
示す全体構成図である。図１に示すＤ／Ａコンバータは
４ビットの並列加算型Ｄ／Ａコンバータを対象としてい
る。図１を参照して、Ｄ／Ａコンバータ１は、図９に示
したアナログ信号源２、図９に示したデコーダ３、アナ
ログ信号源を個々に動作させるための回路４、およびセ
レクタ５により構成されている。ＢＩＴ１〜ＢＩＴ４
は、ディジタル信号入力端子であり、デコーダ３とアナ
ログ信号源を個々に動作させるための回路４の各々の入
力部に接続され、デコーダ３とアナログ信号源を個々に
動作させるための回路４の各々の出力部とは、セレクタ
５の入力部に接続され、セレクタ５の出力部は、個々の
アナログ信号源２の入力部に接続され、アナログ信号源
２の出力部は、アナログ信号出力端子であるＯＵＴに接
続されている。また、セレクタ５は制御信号入力端子で
あるＣＯＮＴに接続されている。
示す全体構成図である。図１に示すＤ／Ａコンバータは
４ビットの並列加算型Ｄ／Ａコンバータを対象としてい
る。図１を参照して、Ｄ／Ａコンバータ１は、図９に示
したアナログ信号源２、図９に示したデコーダ３、アナ
ログ信号源を個々に動作させるための回路４、およびセ
レクタ５により構成されている。ＢＩＴ１〜ＢＩＴ４
は、ディジタル信号入力端子であり、デコーダ３とアナ
ログ信号源を個々に動作させるための回路４の各々の入
力部に接続され、デコーダ３とアナログ信号源を個々に
動作させるための回路４の各々の出力部とは、セレクタ
５の入力部に接続され、セレクタ５の出力部は、個々の
アナログ信号源２の入力部に接続され、アナログ信号源
２の出力部は、アナログ信号出力端子であるＯＵＴに接
続されている。また、セレクタ５は制御信号入力端子で
あるＣＯＮＴに接続されている。
【００２１】図４は、図１に示したアナログ信号源を個
々に動作させるための回路４の一例を示す回路図であ
る。図４に示した回路４は、複数のＡＮＤ回路により構
成される。アナログ信号源を個々に動作させるための回
路４は、ディジタル入力端子ＢＩＴ１〜ＢＩＴ４からの
ディジタル信号〔Ｂ１〜Ｂ４〕を、アナログ信号源を個
々に動作させるための回路４の入力部に入力し、ディジ
タル信号〔ａ１〜ａ１５〕をアナログ信号源を個々に動
作させるための回路４の出力部からセレクタ５の入力部
へ出力する。
々に動作させるための回路４の一例を示す回路図であ
る。図４に示した回路４は、複数のＡＮＤ回路により構
成される。アナログ信号源を個々に動作させるための回
路４は、ディジタル入力端子ＢＩＴ１〜ＢＩＴ４からの
ディジタル信号〔Ｂ１〜Ｂ４〕を、アナログ信号源を個
々に動作させるための回路４の入力部に入力し、ディジ
タル信号〔ａ１〜ａ１５〕をアナログ信号源を個々に動
作させるための回路４の出力部からセレクタ５の入力部
へ出力する。
【００２２】表２は、アナログ信号源を個々に動作させ
るための回路４の真理値表である。アナログ信号源を個
々に動作させるための回路４は、Ｄ／Ａコンバータ１の
デジタル入力端子ＢＩＴ１〜ＢＩＴ４に入力されたディ
ジタル信号〔Ｂ１〜Ｂ４〕を表２に従って、セレクタ５
へ入力するディジタル信号〔ａ１〜ａ１５〕へと変換す
る。
るための回路４の真理値表である。アナログ信号源を個
々に動作させるための回路４は、Ｄ／Ａコンバータ１の
デジタル入力端子ＢＩＴ１〜ＢＩＴ４に入力されたディ
ジタル信号〔Ｂ１〜Ｂ４〕を表２に従って、セレクタ５
へ入力するディジタル信号〔ａ１〜ａ１５〕へと変換す
る。
【００２３】
【表２】
【００２４】図５は、セレクタ５の一例である。図５に
示した回路はＡＮＤ回路とＮＯＴ回路で構成される。図
５において、セレクタ５は、ディジタル信号〔Ａ１〜Ａ
１５〕および〔ａ１〜ａ１５〕をデコーダ３およびアナ
ログ信号源を個々に動作させるための回路４の各々の出
力部からセレクタ５の入力部に入力し、ディジタル信号
〔Ａ′１〜Ａ′１５〕をセレクタ５の出力部からアナロ
グ信号源２の入力部へ出力する。図５において、セレク
タ５は、制御信号入力端子ＣＯＮＴに“１”が入力され
ている場合は、ディジタル信号〔Ａ１〜Ａ１５〕がディ
ジタル信号〔Ａ′１〜Ａ′１５〕となってセレクタ５か
ら出力され、制御信号入力端子ＣＯＮＴに“０”が入力
されている場合は、ディジタル信号〔ａ１〜ａ１５〕が
〔Ａ′１〜Ａ′１５〕となってセレクタ５から出力され
る。
示した回路はＡＮＤ回路とＮＯＴ回路で構成される。図
５において、セレクタ５は、ディジタル信号〔Ａ１〜Ａ
１５〕および〔ａ１〜ａ１５〕をデコーダ３およびアナ
ログ信号源を個々に動作させるための回路４の各々の出
力部からセレクタ５の入力部に入力し、ディジタル信号
〔Ａ′１〜Ａ′１５〕をセレクタ５の出力部からアナロ
グ信号源２の入力部へ出力する。図５において、セレク
タ５は、制御信号入力端子ＣＯＮＴに“１”が入力され
ている場合は、ディジタル信号〔Ａ１〜Ａ１５〕がディ
ジタル信号〔Ａ′１〜Ａ′１５〕となってセレクタ５か
ら出力され、制御信号入力端子ＣＯＮＴに“０”が入力
されている場合は、ディジタル信号〔ａ１〜ａ１５〕が
〔Ａ′１〜Ａ′１５〕となってセレクタ５から出力され
る。
【００２５】次に、第１の実施例のＤ／Ａコンバータ１
の動作について説明する。図１において、まずディジタ
ル入力端子ＢＩＴ１〜ＢＩＴ４に４ビットのディジタル
信号〔Ｂ１〜Ｂ４〕を入力する。ディジタル信号〔Ｂ１
〜Ｂ４〕は、デコーダ３およびアナログ信号源を個々に
動作させるための回路４に入力され、各々表１および表
２の真理値表に従って、〔Ａ１〜Ａ１５〕および〔ａ１
〜ａ１５〕のディジタル信号に変換される。次に、デコ
ーダ３およびアナログ信号源を個々に動作させるための
回路４から出力されたデジタル〔Ａ１〜Ａ１５〕および
〔ａ１〜ａ１５〕は、セレクタ５に入力される。セレク
タ５は、制御信号入力端子に“１”が入力されている状
態であれば、ディジタル信号〔Ａ１〜Ａ１５〕を〔Ａ′
１〜Ａ′１５〕として、また制御信号入力端子に“０”
が入力されている状態であれば、ディジタル信号〔ａ１
〜ａ１５〕を〔Ａ′１〜Ａ′１５〕として出力する。セ
レクタ５から出力されたディジタル信号〔Ａ′１〜Ａ′
１５〕は、アナログ信号源２に入力され、ディジタル信
号〔Ａ１〜Ａ１５〕の状態によってアナログ信号源２内
部のスイッチ６をオンまたはオフ状態に設定する。この
とき、制御信号入力端子ＣＯＮＴに“１”が入力されて
いる状態であれば、オン状態であるアナログ信号源２の
総和がＤ／Ａコンバータ１のアナログ信号となってアナ
ログ信号出力端子ＯＵＴから出力される。そして、この
出力されるアナログ信号は、４ビットのＤ／Ａコンバー
タなので、４ビットの重みを持った信号となる。一方、
制御信号入力端子ＣＯＮＴに“０”が入力されている状
態であれば、オン状態であるアナログ信号源２は１つの
みであり、アナログ信号源２単体が出力するアナログ信
号がＤ／Ａコンバータ１のアナログ信号となってアナロ
グ信号出力端子ＯＵＴから出力される。そして、この出
力されるアナログ信号は、アナログ信号源単体の重みを
持った信号となり、図１では１ビットの重みを持った信
号となる。
の動作について説明する。図１において、まずディジタ
ル入力端子ＢＩＴ１〜ＢＩＴ４に４ビットのディジタル
信号〔Ｂ１〜Ｂ４〕を入力する。ディジタル信号〔Ｂ１
〜Ｂ４〕は、デコーダ３およびアナログ信号源を個々に
動作させるための回路４に入力され、各々表１および表
２の真理値表に従って、〔Ａ１〜Ａ１５〕および〔ａ１
〜ａ１５〕のディジタル信号に変換される。次に、デコ
ーダ３およびアナログ信号源を個々に動作させるための
回路４から出力されたデジタル〔Ａ１〜Ａ１５〕および
〔ａ１〜ａ１５〕は、セレクタ５に入力される。セレク
タ５は、制御信号入力端子に“１”が入力されている状
態であれば、ディジタル信号〔Ａ１〜Ａ１５〕を〔Ａ′
１〜Ａ′１５〕として、また制御信号入力端子に“０”
が入力されている状態であれば、ディジタル信号〔ａ１
〜ａ１５〕を〔Ａ′１〜Ａ′１５〕として出力する。セ
レクタ５から出力されたディジタル信号〔Ａ′１〜Ａ′
１５〕は、アナログ信号源２に入力され、ディジタル信
号〔Ａ１〜Ａ１５〕の状態によってアナログ信号源２内
部のスイッチ６をオンまたはオフ状態に設定する。この
とき、制御信号入力端子ＣＯＮＴに“１”が入力されて
いる状態であれば、オン状態であるアナログ信号源２の
総和がＤ／Ａコンバータ１のアナログ信号となってアナ
ログ信号出力端子ＯＵＴから出力される。そして、この
出力されるアナログ信号は、４ビットのＤ／Ａコンバー
タなので、４ビットの重みを持った信号となる。一方、
制御信号入力端子ＣＯＮＴに“０”が入力されている状
態であれば、オン状態であるアナログ信号源２は１つの
みであり、アナログ信号源２単体が出力するアナログ信
号がＤ／Ａコンバータ１のアナログ信号となってアナロ
グ信号出力端子ＯＵＴから出力される。そして、この出
力されるアナログ信号は、アナログ信号源単体の重みを
持った信号となり、図１では１ビットの重みを持った信
号となる。
【００２６】よって、図１に示した４ビットのＤ／Ａコ
ンバータのアナログ信号を０．１ＬＳＢの精度で測定す
る際、制御信号入力端子ＣＯＮＴに“１”を入力した場
合であれば、７．２ビット以上の分解能を持つ測定器が
必要となり、一方制御信号入力端子に“０”を入力した
場合であれば、４．２ビット以上の分解能を持つ測定器
が必要となる。したがって、ビット数が増大しても、少
なくとも４．２ビットの分解能を持つ測定器によって
０．１ＬＳＢの精度で測定でき、測定器に要するコスト
を低減することができる。
ンバータのアナログ信号を０．１ＬＳＢの精度で測定す
る際、制御信号入力端子ＣＯＮＴに“１”を入力した場
合であれば、７．２ビット以上の分解能を持つ測定器が
必要となり、一方制御信号入力端子に“０”を入力した
場合であれば、４．２ビット以上の分解能を持つ測定器
が必要となる。したがって、ビット数が増大しても、少
なくとも４．２ビットの分解能を持つ測定器によって
０．１ＬＳＢの精度で測定でき、測定器に要するコスト
を低減することができる。
【００２７】実施例２ 図６は、この発明に係るＤ／Ａコンバータの第２の実施
例を示す全体構成図である。
例を示す全体構成図である。
【００２８】図６に示すＤ／Ａコンバータは３ビットの
並列加算型Ｄ／Ａコンバータを対象としている。図６を
参照して、Ｄ／Ａコンバータ１は、デコーダ３と、図９
に示したアナログ信号源２とにより構成されている。Ｂ
ＩＴ１〜ＢＩＴ３は、ディジタル信号入力端子であり、
デコーダ３′の入力部に接続され、デコーダ３′の出力
部は、個々のアナログ信号源２の入力部に接続され、ア
ナログ信号源２の出力部はアナログ信号出力端子である
ＯＵＴに接続されている。また、デコーダ３′は制御信
号入力端子であるＣＯＮＴに接続されている。
並列加算型Ｄ／Ａコンバータを対象としている。図６を
参照して、Ｄ／Ａコンバータ１は、デコーダ３と、図９
に示したアナログ信号源２とにより構成されている。Ｂ
ＩＴ１〜ＢＩＴ３は、ディジタル信号入力端子であり、
デコーダ３′の入力部に接続され、デコーダ３′の出力
部は、個々のアナログ信号源２の入力部に接続され、ア
ナログ信号源２の出力部はアナログ信号出力端子である
ＯＵＴに接続されている。また、デコーダ３′は制御信
号入力端子であるＣＯＮＴに接続されている。
【００２９】図７は、図６に示したデコーダ３の一例を
示す回路図である。図７に示した回路は、ＡＮＤ回路、
ＯＲ回路あるいはそれらの複合回路で構成されている。
図６、図７においてデコーダ３は、ディジタル信号〔Ｂ
１〜Ｂ４〕をＤ／Ａコンバータ１のディジタル入力端子
ＢＩＴ１〜ＢＩＴ３からデコーダ３′の入力部に入力
し、ディジタル信号〔Ａ１〜Ａ７〕をデコーダ３′の出
力部からアナログ信号源２へ出力する。
示す回路図である。図７に示した回路は、ＡＮＤ回路、
ＯＲ回路あるいはそれらの複合回路で構成されている。
図６、図７においてデコーダ３は、ディジタル信号〔Ｂ
１〜Ｂ４〕をＤ／Ａコンバータ１のディジタル入力端子
ＢＩＴ１〜ＢＩＴ３からデコーダ３′の入力部に入力
し、ディジタル信号〔Ａ１〜Ａ７〕をデコーダ３′の出
力部からアナログ信号源２へ出力する。
【００３０】表３は、図６におけるデコーダ３′の真理
値表である。デコーダ３′は、Ｄ／Ａコンバータ１のデ
ィジタル入力端子ＢＩＴ１〜ＢＩＴ３に入力されたディ
ジタル信号〔Ｂ１〜Ｂ３〕を表１に従って、アナログ信
号源２内部のスイッチ６を制御するディジタル信号〔Ａ
１〜Ａ７〕へと変換する。
値表である。デコーダ３′は、Ｄ／Ａコンバータ１のデ
ィジタル入力端子ＢＩＴ１〜ＢＩＴ３に入力されたディ
ジタル信号〔Ｂ１〜Ｂ３〕を表１に従って、アナログ信
号源２内部のスイッチ６を制御するディジタル信号〔Ａ
１〜Ａ７〕へと変換する。
【００３１】
【表３】
【００３２】表３の真理値表は、実施例１で示した表２
および従来の技術で示した表１の真理値表を３ビットの
ものに変更したにすぎない。よって、図６のような、重
みが同一であるアナログ信号源２を個々に動作させる機
能と、Ｄ／Ａコンバータ１の内部回路試験時と通常動作
時の各々の場合により内部回路を切換える機能とを、Ｄ
／Ａコンバータの内部回路の一部であるデコーダ３′に
持たせた場合でも、実施例１と同様な結果を得ることが
できる。
および従来の技術で示した表１の真理値表を３ビットの
ものに変更したにすぎない。よって、図６のような、重
みが同一であるアナログ信号源２を個々に動作させる機
能と、Ｄ／Ａコンバータ１の内部回路試験時と通常動作
時の各々の場合により内部回路を切換える機能とを、Ｄ
／Ａコンバータの内部回路の一部であるデコーダ３′に
持たせた場合でも、実施例１と同様な結果を得ることが
できる。
【００３３】実施例３ 図８は、Ｄ／Ａコンバータの試験方法を示すフローチャ
ートである。
ートである。
【００３４】このＤ／Ａコンバータの試験方法は、重み
が同一であるアナログ信号源を個々に動作させる機能
と、Ｄ／Ａコンバータの内部回路試験時と通常動作時の
各々の場合により内部回路を切換える機能を用いて、Ｄ
／Ａコンバータを試験する方法である。
が同一であるアナログ信号源を個々に動作させる機能
と、Ｄ／Ａコンバータの内部回路試験時と通常動作時の
各々の場合により内部回路を切換える機能を用いて、Ｄ
／Ａコンバータを試験する方法である。
【００３５】図８において、通常動作時にテストの対象
となる回路は、ステップＳ１→ステップＳ２→ステップ
Ｓ３→ステップＳ４→ステップＳ５→ステップＳ６の順
で動作する。通常動作時には、まずステップＳ２におい
て制御信号を“１”の状態にする。次に、ステップＳ３
において、ディジタル入力端子に任意のディジタル信号
を入力する。その結果、ステップＳ４においてアナログ
出力端子からは入力信号に応じたアナログ信号源の総和
に対する重みをもったアナログ信号が出力される。
となる回路は、ステップＳ１→ステップＳ２→ステップ
Ｓ３→ステップＳ４→ステップＳ５→ステップＳ６の順
で動作する。通常動作時には、まずステップＳ２におい
て制御信号を“１”の状態にする。次に、ステップＳ３
において、ディジタル入力端子に任意のディジタル信号
を入力する。その結果、ステップＳ４においてアナログ
出力端子からは入力信号に応じたアナログ信号源の総和
に対する重みをもったアナログ信号が出力される。
【００３６】図８において、内部回路試験時にテストの
対象となる回路は、ステップＳ１→ステップＳ７→ステ
ップＳ８→ステップＳ９→ステップＳ１０→ステップＳ
１１→ステップＳ１２の順で動作する。内部回路試験時
には、まずステップＳ７において制御信号を“０”の状
態にする。次に、ステップＳ８においてディジタル入力
端子に最下位ビットから最上位ビットまでのコードを含
んだディジタル信号パターンを入力する。このとき使用
するディジタル信号パターンは試験条件により決める。
たとえば、スタティックリニアリティ試験を行なう場合
であれば、入力するディジタル信号パターンは最下位ビ
ットから最上位ビットまで１ビットずつ順次に入力され
る形になる。その結果、Ｄ／Ａコンバータ内部のアナロ
グ信号源が、複数同時にオンすることはなく、アナログ
出力端子からは入力信号に応じたアナログ信号源の単体
の重みを持ったアナログ信号が出力される（ステップＳ
９）。たとえば、並列加算型のＤ／Ａコンバータなら
ば、すべて１ビットの重みを持った信号が出力される。
このようにして出力されるアナログ信号を測定する（ス
テップＳ１０）。このとき得られる値は、各アナログ信
号源に対するものなので、通常動作時の各コードに対す
る出力値を測定結果から計算により求める（ステップＳ
１１）。たとえば、ｎビットの並列加算型Ｄ／Ａコンバ
ータの場合、測定値（アナログ信号源の出力値）を、
〔Ｍ（１）〜Ｍ（２n ）〕として各コードの出力値〔Ｃ
（１）〜Ｃ（２n ）〕は
対象となる回路は、ステップＳ１→ステップＳ７→ステ
ップＳ８→ステップＳ９→ステップＳ１０→ステップＳ
１１→ステップＳ１２の順で動作する。内部回路試験時
には、まずステップＳ７において制御信号を“０”の状
態にする。次に、ステップＳ８においてディジタル入力
端子に最下位ビットから最上位ビットまでのコードを含
んだディジタル信号パターンを入力する。このとき使用
するディジタル信号パターンは試験条件により決める。
たとえば、スタティックリニアリティ試験を行なう場合
であれば、入力するディジタル信号パターンは最下位ビ
ットから最上位ビットまで１ビットずつ順次に入力され
る形になる。その結果、Ｄ／Ａコンバータ内部のアナロ
グ信号源が、複数同時にオンすることはなく、アナログ
出力端子からは入力信号に応じたアナログ信号源の単体
の重みを持ったアナログ信号が出力される（ステップＳ
９）。たとえば、並列加算型のＤ／Ａコンバータなら
ば、すべて１ビットの重みを持った信号が出力される。
このようにして出力されるアナログ信号を測定する（ス
テップＳ１０）。このとき得られる値は、各アナログ信
号源に対するものなので、通常動作時の各コードに対す
る出力値を測定結果から計算により求める（ステップＳ
１１）。たとえば、ｎビットの並列加算型Ｄ／Ａコンバ
ータの場合、測定値（アナログ信号源の出力値）を、
〔Ｍ（１）〜Ｍ（２n ）〕として各コードの出力値〔Ｃ
（１）〜Ｃ（２n ）〕は
【００３７】
【数２】
【００３８】となる。このようにして、本発明を用いて
Ｄ／Ａコンバータの内部回路試験の結果を得ることがで
きる。
Ｄ／Ａコンバータの内部回路試験の結果を得ることがで
きる。
【００３９】
【発明の効果】以上のように、請求項１の発明に係るＤ
／Ａコンバータによれば、重みが同一であるアナログ信
号源を個々に活性化する第２の信号発生手段を付加し、
Ｄ／Ａコンバータの内部回路試験時と通常動作時の各々
の場合により内部回路を切換える選択手段を付加するこ
とにより、Ｄ／Ａコンバータの内部回路試験や評価を行
なうのに必要な分解能を持った測定器よりも低い分解能
の測定器を用いてＤ／Ａコンバータの内部回路試験や評
価を行なうことが可能となる。また、一般的に分解能の
低い測定器ほど安価になるため、内部回路試験や評価に
要するコストを低減することができるという効果が得ら
れる。
／Ａコンバータによれば、重みが同一であるアナログ信
号源を個々に活性化する第２の信号発生手段を付加し、
Ｄ／Ａコンバータの内部回路試験時と通常動作時の各々
の場合により内部回路を切換える選択手段を付加するこ
とにより、Ｄ／Ａコンバータの内部回路試験や評価を行
なうのに必要な分解能を持った測定器よりも低い分解能
の測定器を用いてＤ／Ａコンバータの内部回路試験や評
価を行なうことが可能となる。また、一般的に分解能の
低い測定器ほど安価になるため、内部回路試験や評価に
要するコストを低減することができるという効果が得ら
れる。
【００４０】また、請求項２の発明に係るＤ／Ａコンバ
ータによれば、重みが同一であるアナログ信号源を個々
に動作させる機能と、Ｄ／Ａコンバータの内部回路試験
時と通常動作時の各々の場合により内部回路を切換える
機能とを持たせることにより、上記請求項１の発明によ
るＤ／Ａコンバータよりも内部構成を単純化しかつＤ／
Ａコンバータの内部回路間の配線数を少なくすることが
できる。また、このような構成にすることにより、Ｄ／
Ａコンバータの内部回路試験や評価を行なうのに必要な
分解能を持った測定器よりも低い分解能の測定器を用い
てＤ／Ａコンバータの内部回路試験や評価を行なうこと
が可能となる。また、一般的に分解能の低い測定器ほど
安価になるため、内部回路試験や評価に要するコストを
低減化することができるという効果が得られる。
ータによれば、重みが同一であるアナログ信号源を個々
に動作させる機能と、Ｄ／Ａコンバータの内部回路試験
時と通常動作時の各々の場合により内部回路を切換える
機能とを持たせることにより、上記請求項１の発明によ
るＤ／Ａコンバータよりも内部構成を単純化しかつＤ／
Ａコンバータの内部回路間の配線数を少なくすることが
できる。また、このような構成にすることにより、Ｄ／
Ａコンバータの内部回路試験や評価を行なうのに必要な
分解能を持った測定器よりも低い分解能の測定器を用い
てＤ／Ａコンバータの内部回路試験や評価を行なうこと
が可能となる。また、一般的に分解能の低い測定器ほど
安価になるため、内部回路試験や評価に要するコストを
低減化することができるという効果が得られる。
【００４１】また、請求項３の発明に係るＤ／Ａコンバ
ータの試験方法によれば、内部回路試験を行なう際に、
複数のアナログ信号源を個々に活性化し、活性化された
個々のアナログ信号源の出力値を測定し、この測定した
出力値を評価することができるので、Ｄ／Ａコンバータ
の内部回路試験や評価を行なうのに必要な分解能を持っ
た測定器よりも低い分解能の測定器を用いてＤ／Ａコン
バータの内部回路試験や評価が可能となる。また、一般
的に分解能の低い測定器ほど安価になるため、内部回路
試験や評価に要するコストを低減化できるという効果が
得られる。
ータの試験方法によれば、内部回路試験を行なう際に、
複数のアナログ信号源を個々に活性化し、活性化された
個々のアナログ信号源の出力値を測定し、この測定した
出力値を評価することができるので、Ｄ／Ａコンバータ
の内部回路試験や評価を行なうのに必要な分解能を持っ
た測定器よりも低い分解能の測定器を用いてＤ／Ａコン
バータの内部回路試験や評価が可能となる。また、一般
的に分解能の低い測定器ほど安価になるため、内部回路
試験や評価に要するコストを低減化できるという効果が
得られる。
【図１】この発明に係るＤ／Ａコンバータの一実施例を
示す全体構成図である。
示す全体構成図である。
【図２】図１および図９に示したアナログ信号源の一例
を示すブロック図である。
を示すブロック図である。
【図３】図１および図９に示したデコーダの一例を示す
回路図である。
回路図である。
【図４】図１に示したアナログ信号源を個々に動作させ
るための回路４の一例を示す回路図である。
るための回路４の一例を示す回路図である。
【図５】図１に示したセレクタの一例を示す回路図であ
る。
る。
【図６】この発明に係るＤ／Ａコンバータの第２の実施
例を示す全体構成図である。
例を示す全体構成図である。
【図７】図６に示したデコーダの一例を示す回路図であ
る。
る。
【図８】この発明に係るＤ／Ａコンバータの試験方法を
示すフローチャートである。
示すフローチャートである。
【図９】従来のＤ／Ａコンバータの全体構成図である。
１ Ｄ／Ａコンバータ ２ アナログ信号源 ３、３′ デコーダ ４ アナログ信号源を個々に動作させるための回路 ５ セレクタ ６ スイッチ ７ 定電流源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−288616（ＪＰ，Ａ) 特開 昭58−63227（ＪＰ，Ａ) 特開 平２−249984（ＪＰ，Ａ) 特開 昭56−102120（ＪＰ，Ａ) 特公 昭57−1169（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (5)
- 【請求項１】 各々が、同じ重みにされたアナログ信号
を発生する複数のアナログ信号源、 ディジタル入力信号をデコードして前記複数のアナログ
信号源のうちの前記デコードの結果に対応するアナログ
信号源を活性化するための第１の信号を発生する第１の
信号発生手段、 前記複数のアナログ信号源を個々に活性化するための第
２の信号を発生する第２の信号発生手段、および前記第
１および第２の信号発生手段に接続され、通常動作時に
前記第１の信号発生手段の出力を選択し、Ｄ／Ａコンバ
ータの内部回路試験時に前記第２の信号発生手段の出力
を選択し、選択した第１または第２の信号発生手段の出
力を前記複数のアナログ信号源に与える選択手段を含む
Ｄ／Ａコンバータ。 - 【請求項２】 各々が、同じ重みにされたアナログ信号
を発生することのできる複数のアナログ信号源、および
ディジタル入力信号をデコードし、前記複数のアナログ
信号源のうちの前記デコードの結果に対応するアナログ
信号源を活性化させる第１の機能と、前記複数のアナロ
グ信号源を個々に活性化するための第２の機能と、通常
動作時には前記第１の機能を選択し、Ｄ／Ａコンバータ
の内部回路試験時には第２の機能を選択する第３の機能
とを有するデコーダ手段を含むＤ／Ａコンバータ。 - 【請求項３】 各々が、同じ重みにされたアナログ信号
を発生することのできる複数のアナログ信号源を含み、
ディジタル入力信号に対応するアナログ信号を出力する
通常動作モードと各前記アナログ信号源に対応するアナ
ログ信号を出力する内部回路試験モードとを有するＤ／
Ａコンバータの動作を試験するＤ／Ａコンバータ試験方
法であって、前記内部回路試験モードを選択する第１のステップと、 前記内部回路試験モードにおいて 前記複数のアナログ信
号源を個々に活性化する第２のステップと、前 記第２のステップにおいて活性化された前記アナログ
信号源ごとに対応する出力値を測定する第３のステップ
と、 前記測定した出力値に基づいて、前記通常動作モードに
おいて前記ディジタル入力信号に対応して出力されるべ
きアナログ信号を評価する第４のステップとを備えるＤ
／Ａコンバータの試験方法。 - 【請求項４】 前記第２のステップは、外部からの値の
異なるディジタル入力信号を順次に受けて、前記複数の
アナログ信号源を順次に活性化するための信号を発生す
るステップを含む請求項３記載のＤ／Ａコンバータの試
験方法。 - 【請求項５】前記通常動作モードを選択する第５のステ
ップと、 前記通常動作モードにおいてディジタル入力信号に対応
するアナログ信号を出力させる第６のステップをさらに
備える請求項３記載のＤ／Ａコンバータの試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19048493A JP3155408B2 (ja) | 1993-07-30 | 1993-07-30 | Ｄ／ａコンバータおよびｄ／ａコンバータの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19048493A JP3155408B2 (ja) | 1993-07-30 | 1993-07-30 | Ｄ／ａコンバータおよびｄ／ａコンバータの試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746129A JPH0746129A (ja) | 1995-02-14 |
| JP3155408B2 true JP3155408B2 (ja) | 2001-04-09 |
Family
ID=16258869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19048493A Expired - Fee Related JP3155408B2 (ja) | 1993-07-30 | 1993-07-30 | Ｄ／ａコンバータおよびｄ／ａコンバータの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3155408B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2930013B2 (ja) * | 1996-06-27 | 1999-08-03 | 日本電気株式会社 | Ｐｌａ・ｄａｃ回路 |
| JP2006121615A (ja) * | 2004-10-25 | 2006-05-11 | Sony Corp | Ｄ／ａ変換器及びｄ／ａ変換部を備える電子装置並びにｄ／ａ変換器の検査方法 |
| JP2011041231A (ja) * | 2009-08-18 | 2011-02-24 | Renesas Electronics Corp | 逐次比較型ＡＤ（ＡｎａｌｏｇＤｉｇｉｔａｌ）コンバータ及びそのテスト方法 |
| WO2020149095A1 (ja) | 2019-01-15 | 2020-07-23 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置および撮像システム |
-
1993
- 1993-07-30 JP JP19048493A patent/JP3155408B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746129A (ja) | 1995-02-14 |
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|---|---|---|---|
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