JPH1117539A - Ｄ／ａコンバータ内蔵集積回路 - Google Patents
Ｄ／ａコンバータ内蔵集積回路Info
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- JPH1117539A JPH1117539A JP9172463A JP17246397A JPH1117539A JP H1117539 A JPH1117539 A JP H1117539A JP 9172463 A JP9172463 A JP 9172463A JP 17246397 A JP17246397 A JP 17246397A JP H1117539 A JPH1117539 A JP H1117539A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
- H03M1/108—Converters having special provisions for facilitating access for testing purposes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＤＡＣのテスト装置が複雑で高価になるとい
う課題があった。 【解決手段】 カウントモード切換信号に基づいてアッ
プカウントを繰り返すカウントモードとダウンカウント
を繰り返すカウントモードとを切換可能なカウンタと、
ディジタル信号をアナログ信号に変換するＤ／Ａコンバ
ータと、テストを開始するためのテストイネーブル信号
が入力された場合にカウント動作を開始させるとともに
セレクタにカウンタからのディジタル信号を選択して出
力するようにし、その後、カウンタにカウントモード切
換信号を出力してカウントモードを切り換えるように制
御するＤ／Ａコンバータ内蔵集積回路。
う課題があった。 【解決手段】 カウントモード切換信号に基づいてアッ
プカウントを繰り返すカウントモードとダウンカウント
を繰り返すカウントモードとを切換可能なカウンタと、
ディジタル信号をアナログ信号に変換するＤ／Ａコンバ
ータと、テストを開始するためのテストイネーブル信号
が入力された場合にカウント動作を開始させるとともに
セレクタにカウンタからのディジタル信号を選択して出
力するようにし、その後、カウンタにカウントモード切
換信号を出力してカウントモードを切り換えるように制
御するＤ／Ａコンバータ内蔵集積回路。
Description
【０００１】
【発明の属する技術分野】この発明はＤ／Ａコンバータ
を内蔵したアナログ・ディジタル混在ＬＳＩ等の集積回
路であって、Ｄ／Ａコンバータ部分のテストを容易にす
ることができるＤ／Ａコンバータ内蔵集積回路に関する
ものである。
を内蔵したアナログ・ディジタル混在ＬＳＩ等の集積回
路であって、Ｄ／Ａコンバータ部分のテストを容易にす
ることができるＤ／Ａコンバータ内蔵集積回路に関する
ものである。
【０００２】
【従来の技術】図１０は従来のＤ／Ａコンバータ（以
下、ＤＡＣと記す）を内蔵したアナログ・ディジタル混
在のＬＳＩの構成を示すブロック図である。同図に示す
ＬＳＩ１はロジック／ＲＡＭ回路２とＬＳＩ１の内部ク
ロックを発生させるためのクロック／タイミング発生器
３と８ビットのＤＡＣ４とを有している。また、クロッ
ク／タイミング発生器３はロジック／ＲＡＭ回路２にク
ロックを供給するとともにＤＡＣ４にＤ／Ａ変換のため
のタイミング信号を供給する。なお、このＬＳＩ１は多
数のディジタル入出力端子５と少数のアナログ出力端子
６とを有する。
下、ＤＡＣと記す）を内蔵したアナログ・ディジタル混
在のＬＳＩの構成を示すブロック図である。同図に示す
ＬＳＩ１はロジック／ＲＡＭ回路２とＬＳＩ１の内部ク
ロックを発生させるためのクロック／タイミング発生器
３と８ビットのＤＡＣ４とを有している。また、クロッ
ク／タイミング発生器３はロジック／ＲＡＭ回路２にク
ロックを供給するとともにＤＡＣ４にＤ／Ａ変換のため
のタイミング信号を供給する。なお、このＬＳＩ１は多
数のディジタル入出力端子５と少数のアナログ出力端子
６とを有する。
【０００３】次に動作について説明する。このＬＳＩ１
のＤＡＣ４のテストをする際にはＤＡＣ４が三角波又は
ノコギリ波を出力するように多数のディジタル入出力端
子５からデータを入力してアナログ出力端子６から出力
される信号の波形をＡ／Ｄ変換等をした後ディジタル演
算処理をして判断する。なお、特開平４−３６０４１８
号公報には、デジタル入力とパルス発生回路で生成した
パルスを同期カウンタで計数した出力とを直線性測定制
御信号入力により切り換えてデジタル・アナログ変換器
に入力してテストをする構成が開示されている。さらに
特開平６−４５９３５号公報には、デジタル回路からの
出力とカウンタ回路からの出力とを切り換えてＤ／Ａコ
ンバータに供給してテストすることが記載されている。
さらに特開平６−２５８４０２号公報、特開平６−１５
２４１２号公報にも類似の技術が記載されている。これ
らに開示されている装置ではカウンタの動作が一方向の
カウントであるためリニアリティのヒステリシス試験を
することができず、正確なリニアリティのテストを実行
できないという課題があった。
のＤＡＣ４のテストをする際にはＤＡＣ４が三角波又は
ノコギリ波を出力するように多数のディジタル入出力端
子５からデータを入力してアナログ出力端子６から出力
される信号の波形をＡ／Ｄ変換等をした後ディジタル演
算処理をして判断する。なお、特開平４−３６０４１８
号公報には、デジタル入力とパルス発生回路で生成した
パルスを同期カウンタで計数した出力とを直線性測定制
御信号入力により切り換えてデジタル・アナログ変換器
に入力してテストをする構成が開示されている。さらに
特開平６−４５９３５号公報には、デジタル回路からの
出力とカウンタ回路からの出力とを切り換えてＤ／Ａコ
ンバータに供給してテストすることが記載されている。
さらに特開平６−２５８４０２号公報、特開平６−１５
２４１２号公報にも類似の技術が記載されている。これ
らに開示されている装置ではカウンタの動作が一方向の
カウントであるためリニアリティのヒステリシス試験を
することができず、正確なリニアリティのテストを実行
できないという課題があった。
【０００４】
【発明が解決しようとする課題】Ｄ／Ａコンバータ内蔵
集積回路は以上のように構成されているので、ディジタ
ル入力端子から比較的複雑な信号を入力しなければなら
ず、テスト装置そのものが複雑で高価になるという課題
があった。またヒステリシスの試験を容易に実行するこ
とが困難であった。
集積回路は以上のように構成されているので、ディジタ
ル入力端子から比較的複雑な信号を入力しなければなら
ず、テスト装置そのものが複雑で高価になるという課題
があった。またヒステリシスの試験を容易に実行するこ
とが困難であった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、簡単で安価なテスト装置によって
ＤＡＣのヒステリシス等のテストを容易に実行できるＤ
／Ａコンバータ内蔵集積回路を得ることを目的とする。
めになされたもので、簡単で安価なテスト装置によって
ＤＡＣのヒステリシス等のテストを容易に実行できるＤ
／Ａコンバータ内蔵集積回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】請求項１記載の発明に係
るＤ／Ａコンバータ内蔵集積回路は、入力されたディジ
タル信号に対して所定の処理を行って出力するディジタ
ル信号処理手段と、クロック信号生成手段によって生成
されたクロック信号のパルスをカウントしてディジタル
信号を出力するカウンタであって、カウントモード切換
信号に基づいてアップカウントを繰り返すカウントモー
ドとダウンカウントを繰り返すカウントモードとを切換
可能なカウンタと、選択信号によりディジタル信号処理
手段から出力されたディジタル信号とカウンタから出力
されたディジタル信号とのうちのいずれか一方を選択し
て出力するセレクタと、セレクタから出力されたディジ
タル信号をアナログ信号に変換するＤ／Ａコンバータ
と、Ｄ／Ａコンバータのテストを開始するためのテスト
イネーブル信号が入力された場合にカウンタのカウント
動作を開始させるとともにセレクタにカウンタからのデ
ィジタル信号を選択して出力するよう選択信号を出力
し、所定の数のクロック信号をカウントしたときには、
カウンタにカウントモード切換信号を出力してカウント
モードを切り換えるように制御する制御手段とを具備す
るものである。
るＤ／Ａコンバータ内蔵集積回路は、入力されたディジ
タル信号に対して所定の処理を行って出力するディジタ
ル信号処理手段と、クロック信号生成手段によって生成
されたクロック信号のパルスをカウントしてディジタル
信号を出力するカウンタであって、カウントモード切換
信号に基づいてアップカウントを繰り返すカウントモー
ドとダウンカウントを繰り返すカウントモードとを切換
可能なカウンタと、選択信号によりディジタル信号処理
手段から出力されたディジタル信号とカウンタから出力
されたディジタル信号とのうちのいずれか一方を選択し
て出力するセレクタと、セレクタから出力されたディジ
タル信号をアナログ信号に変換するＤ／Ａコンバータ
と、Ｄ／Ａコンバータのテストを開始するためのテスト
イネーブル信号が入力された場合にカウンタのカウント
動作を開始させるとともにセレクタにカウンタからのデ
ィジタル信号を選択して出力するよう選択信号を出力
し、所定の数のクロック信号をカウントしたときには、
カウンタにカウントモード切換信号を出力してカウント
モードを切り換えるように制御する制御手段とを具備す
るものである。
【０００７】請求項２記載の発明に係るＤ／Ａコンバー
タ内蔵集積回路の制御手段は、カウントモードを切り換
えた後に所定の数のクロック信号をカウントした場合に
は、ディジタル信号処理手段から出力したディジタル信
号を選択して出力するようにセレクタに選択信号を送出
するように構成したものである。
タ内蔵集積回路の制御手段は、カウントモードを切り換
えた後に所定の数のクロック信号をカウントした場合に
は、ディジタル信号処理手段から出力したディジタル信
号を選択して出力するようにセレクタに選択信号を送出
するように構成したものである。
【０００８】請求項３記載の発明に係るＤ／Ａコンバー
タ内蔵集積回路の制御手段は、テストイネーブル信号が
入力されてから一方のカウントモードでのカウントをＮ
サイクル（Ｎは自然数）繰り返した後、カウントモード
を切り換えて他のカウントモードでのカウントをＮサイ
クル繰り返すように構成したものである。
タ内蔵集積回路の制御手段は、テストイネーブル信号が
入力されてから一方のカウントモードでのカウントをＮ
サイクル（Ｎは自然数）繰り返した後、カウントモード
を切り換えて他のカウントモードでのカウントをＮサイ
クル繰り返すように構成したものである。
【０００９】請求項４記載の発明に係るＤ／Ａコンバー
タ内蔵集積回路は、入力されたディジタル信号に対して
所定の処理を行って出力するディジタル信号処理手段
と、クロック信号生成手段によって生成されたクロック
信号のパルスを連続的にアップカウントとダウンカウン
トを繰り返して実行するカウンタと、選択信号によりデ
ィジタル信号処理手段から出力されたディジタル信号と
カウンタから出力されたディジタル信号とのうちのいず
れか一方を選択して出力するセレクタと、セレクタから
出力されたディジタル信号をアナログ信号に変換するＤ
／Ａコンバータと、Ｄ／Ａコンバータのテストを開始す
るためのテストイネーブル信号が入力された場合にカウ
ンタのカウント動作を開始させるとともにセレクタにカ
ウンタからのディジタル信号を選択して出力するように
制御する制御手段とを具備するものである。
タ内蔵集積回路は、入力されたディジタル信号に対して
所定の処理を行って出力するディジタル信号処理手段
と、クロック信号生成手段によって生成されたクロック
信号のパルスを連続的にアップカウントとダウンカウン
トを繰り返して実行するカウンタと、選択信号によりデ
ィジタル信号処理手段から出力されたディジタル信号と
カウンタから出力されたディジタル信号とのうちのいず
れか一方を選択して出力するセレクタと、セレクタから
出力されたディジタル信号をアナログ信号に変換するＤ
／Ａコンバータと、Ｄ／Ａコンバータのテストを開始す
るためのテストイネーブル信号が入力された場合にカウ
ンタのカウント動作を開始させるとともにセレクタにカ
ウンタからのディジタル信号を選択して出力するように
制御する制御手段とを具備するものである。
【００１０】請求項５記載の発明に係るＤ／Ａコンバー
タ内蔵集積回路は、制御手段はカウンタが所定の回数の
アップカウントとダウンカウントを繰り返して実行した
後、ディジタル信号処理手段から出力したディジタル信
号を選択して出力するようにセレクタに選択信号を送出
するように構成したものである。
タ内蔵集積回路は、制御手段はカウンタが所定の回数の
アップカウントとダウンカウントを繰り返して実行した
後、ディジタル信号処理手段から出力したディジタル信
号を選択して出力するようにセレクタに選択信号を送出
するように構成したものである。
【００１１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＤ
／Ａコンバータ（以下、ＤＡＣと記す）内蔵ＬＳＩ１０
（Ｄ／Ａコンバータ内蔵集積回路）の構成を示すブロッ
ク図である。同図において、１１はロジック回路および
ＲＡＭ回路を有するロジック／ＲＡＭ回路（ディジタル
信号処理手段）、１２はこのＤＡＣ内蔵ＬＳＩ１０の各
部にクロックおよび所定のタイミング信号を供給するク
ロック／タイミング発生器（クロック信号生成手段）、
１３は８ビットのＤＡＣ（Ｄ／Ａコンバータ）、１４は
モード切換信号Ｍによってアップカウンタ、又はダウン
カウンタの動作を行う８ビットのカウンタ、１５はロジ
ック／ＲＡＭ回路１１からのテストイネーブル信号ＴＥ
によってテストモードの動作を制御するテストモード制
御回路（制御手段）、１６はテストモード制御回路１５
の制御に従い通常モードのときはロジック／ＲＡＭ回路
１１からの信号Ｒ１〜Ｒ８をＤＡＣ１３に出力し、テス
トモードのときはカウンタ１４からの出力Ｑ１〜Ｑ８を
ＤＡＣ１３に出力するセレクタ、１７はロジック／ＲＡ
Ｍ回路１１にディジタル信号を入力するための多数の入
力端子、１８はＤＡＣ１３からアナログ信号を出力する
ための出力端子をそれぞれ示している。なお、クロック
／タイミング発生器１２はカウンタ１４にはクロックＣ
ＬＫ１を、ＤＡＣ１３にはクロックＣＬＫ２を、ロジッ
ク／ＲＡＭ回路１１にはクロックＣＬＫ３を、それぞれ
供給している。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＤ
／Ａコンバータ（以下、ＤＡＣと記す）内蔵ＬＳＩ１０
（Ｄ／Ａコンバータ内蔵集積回路）の構成を示すブロッ
ク図である。同図において、１１はロジック回路および
ＲＡＭ回路を有するロジック／ＲＡＭ回路（ディジタル
信号処理手段）、１２はこのＤＡＣ内蔵ＬＳＩ１０の各
部にクロックおよび所定のタイミング信号を供給するク
ロック／タイミング発生器（クロック信号生成手段）、
１３は８ビットのＤＡＣ（Ｄ／Ａコンバータ）、１４は
モード切換信号Ｍによってアップカウンタ、又はダウン
カウンタの動作を行う８ビットのカウンタ、１５はロジ
ック／ＲＡＭ回路１１からのテストイネーブル信号ＴＥ
によってテストモードの動作を制御するテストモード制
御回路（制御手段）、１６はテストモード制御回路１５
の制御に従い通常モードのときはロジック／ＲＡＭ回路
１１からの信号Ｒ１〜Ｒ８をＤＡＣ１３に出力し、テス
トモードのときはカウンタ１４からの出力Ｑ１〜Ｑ８を
ＤＡＣ１３に出力するセレクタ、１７はロジック／ＲＡ
Ｍ回路１１にディジタル信号を入力するための多数の入
力端子、１８はＤＡＣ１３からアナログ信号を出力する
ための出力端子をそれぞれ示している。なお、クロック
／タイミング発生器１２はカウンタ１４にはクロックＣ
ＬＫ１を、ＤＡＣ１３にはクロックＣＬＫ２を、ロジッ
ク／ＲＡＭ回路１１にはクロックＣＬＫ３を、それぞれ
供給している。
【００１２】図２は図１のカウンタ１４の構成を示す回
路図である。同図において、２１はＪＫフリップフロッ
プ、２２はアップダウン切換回路を示している。そして
リセット端子２３に「Ｈ」信号が入力されるとフリップ
フロップ２１がリセットされ、「Ｌ」が入力されるとリ
セットが解除される。さらに、モード端子２４に「Ｈ」
信号が入力されるとアップカウントし、「Ｌ」信号が入
力されるとダウンカウントされるように構成されてい
る。また、クロック信号ＣＬＫ１は入力端子２５から入
力される。
路図である。同図において、２１はＪＫフリップフロッ
プ、２２はアップダウン切換回路を示している。そして
リセット端子２３に「Ｈ」信号が入力されるとフリップ
フロップ２１がリセットされ、「Ｌ」が入力されるとリ
セットが解除される。さらに、モード端子２４に「Ｈ」
信号が入力されるとアップカウントし、「Ｌ」信号が入
力されるとダウンカウントされるように構成されてい
る。また、クロック信号ＣＬＫ１は入力端子２５から入
力される。
【００１３】図３は図２のアップダウン切換回路の構成
を示す回路図である。同図に示すように、このアップダ
ウン切換回路２２は２つのアンドゲートと１つのオアゲ
ートから構成されており、前段のフリップフロップ２１
の出力信号Ｑ、Ｑの反転（図面では文字Ｑの上に横線を
引き、Ｑの反転を示している）を入力信号として信号Fo
utを出力する。図４はモード信号Ｍ、信号Ｑ、Ｑの反
転、出力信号Foutの真理値表を示す図である。同図に示
すようにモード端子２４に「Ｈ」レベルの信号が入力さ
れると信号Ｑが出力信号として選択され、「Ｌ」レベル
の信号が入力されるとＱの反転の信号が出力信号として
選択されることが理解される。そして、図２に示すカウ
ンタは、モード端子２４の信号のレベルに基づいてクロ
ックＣＬＫ１のアップカウントまたはダウンカウントが
行われるように構成されている。
を示す回路図である。同図に示すように、このアップダ
ウン切換回路２２は２つのアンドゲートと１つのオアゲ
ートから構成されており、前段のフリップフロップ２１
の出力信号Ｑ、Ｑの反転（図面では文字Ｑの上に横線を
引き、Ｑの反転を示している）を入力信号として信号Fo
utを出力する。図４はモード信号Ｍ、信号Ｑ、Ｑの反
転、出力信号Foutの真理値表を示す図である。同図に示
すようにモード端子２４に「Ｈ」レベルの信号が入力さ
れると信号Ｑが出力信号として選択され、「Ｌ」レベル
の信号が入力されるとＱの反転の信号が出力信号として
選択されることが理解される。そして、図２に示すカウ
ンタは、モード端子２４の信号のレベルに基づいてクロ
ックＣＬＫ１のアップカウントまたはダウンカウントが
行われるように構成されている。
【００１４】次に動作について説明する。図１に示すＬ
ＳＩ１０は通常モードとテストモードとを備えている。
まず通常モードについて説明する。ＬＳＩ１０に電源が
供給された状態ではＬＳＩ１０は通常モードとなってい
る。すなわち、テストモード制御回路１５はカウンタ１
４及びセレクタ１６に「Ｈ」レベルの選択信号Ｓを出力
している。この状態ではカウンタはリセットされた状態
にあり、また、セレクタ１６はロジック／ＲＡＭ回路１
１からの出力信号Ｒ１〜Ｒ８を選択して出力信号Ｂ１〜
Ｂ８としてＤＡＣ１３に供給する。すなわち、ロジック
／ＲＡＭ回路１１の出力信号Ｒ１〜Ｒ８にしたがってＤ
ＡＣ１３でＤ／Ａ変換が行われて出力端子１８からアナ
ログ信号が出力される。
ＳＩ１０は通常モードとテストモードとを備えている。
まず通常モードについて説明する。ＬＳＩ１０に電源が
供給された状態ではＬＳＩ１０は通常モードとなってい
る。すなわち、テストモード制御回路１５はカウンタ１
４及びセレクタ１６に「Ｈ」レベルの選択信号Ｓを出力
している。この状態ではカウンタはリセットされた状態
にあり、また、セレクタ１６はロジック／ＲＡＭ回路１
１からの出力信号Ｒ１〜Ｒ８を選択して出力信号Ｂ１〜
Ｂ８としてＤＡＣ１３に供給する。すなわち、ロジック
／ＲＡＭ回路１１の出力信号Ｒ１〜Ｒ８にしたがってＤ
ＡＣ１３でＤ／Ａ変換が行われて出力端子１８からアナ
ログ信号が出力される。
【００１５】次にテストモードについて説明する。通常
モードで動作しているときにディジタル入力端子１７か
ら所定の信号パターンが入力されるとロジック／ＲＡＭ
回路１１はテストモードを起動するテストイネーブル信
号ＴＥを出力する。この信号がテストモード制御回路１
５に入力されるとテストモード制御回路１５は、まず、
モード信号Ｍを「Ｈ」レベルにし、さらに選択信号Ｓを
「Ｌ」レベルにする。選択信号Ｓが「Ｌ」レベルとなる
ことによってカウンタはアップカウントを開始する。ク
ロック／タイミング発生器１２によって発生したクロッ
ク信号ＣＬＫ１が２５６に達する毎に１サイクルのアッ
プカウントをするディジタル信号Ｑ１〜Ｑ８が生成され
る。生成された出力信号Ｑ１〜Ｑ８の信号はセレクタ１
６によって選択されてＤＡＣ１３に出力される。ＤＡＣ
１３ではディジタル信号からアナログ信号に変換されて
２５６クロック毎にアップカウントのノコギリ波が出力
される。
モードで動作しているときにディジタル入力端子１７か
ら所定の信号パターンが入力されるとロジック／ＲＡＭ
回路１１はテストモードを起動するテストイネーブル信
号ＴＥを出力する。この信号がテストモード制御回路１
５に入力されるとテストモード制御回路１５は、まず、
モード信号Ｍを「Ｈ」レベルにし、さらに選択信号Ｓを
「Ｌ」レベルにする。選択信号Ｓが「Ｌ」レベルとなる
ことによってカウンタはアップカウントを開始する。ク
ロック／タイミング発生器１２によって発生したクロッ
ク信号ＣＬＫ１が２５６に達する毎に１サイクルのアッ
プカウントをするディジタル信号Ｑ１〜Ｑ８が生成され
る。生成された出力信号Ｑ１〜Ｑ８の信号はセレクタ１
６によって選択されてＤＡＣ１３に出力される。ＤＡＣ
１３ではディジタル信号からアナログ信号に変換されて
２５６クロック毎にアップカウントのノコギリ波が出力
される。
【００１６】ノコギリ波が１０パルス出力されると、す
なわち、テストモード制御回路１５がクロックＣＬＫ１
を２５６０クロックだけカウントするとモード信号Ｍを
「Ｈ」レベルから「Ｌ」レベルに変更する。このためカ
ウンタ１４はクロック信号ＣＬＫ１が２５６に達する毎
にダウンカウントするディジタル信号Ｑ１〜Ｑ８が生成
される。この信号はＤＡＣ１３に供給されて２５６クロ
ック毎のダウンカウントのノコギリ波が出力される。
なわち、テストモード制御回路１５がクロックＣＬＫ１
を２５６０クロックだけカウントするとモード信号Ｍを
「Ｈ」レベルから「Ｌ」レベルに変更する。このためカ
ウンタ１４はクロック信号ＣＬＫ１が２５６に達する毎
にダウンカウントするディジタル信号Ｑ１〜Ｑ８が生成
される。この信号はＤＡＣ１３に供給されて２５６クロ
ック毎のダウンカウントのノコギリ波が出力される。
【００１７】そしてテストモード制御回路１５はクロッ
ク信号ＣＬＫ１を５１２０クロックパルス検出すると選
択信号Ｓを「Ｌ」から「Ｈ」にする。すなわち、テスト
モードから通常モードに移行する。
ク信号ＣＬＫ１を５１２０クロックパルス検出すると選
択信号Ｓを「Ｌ」から「Ｈ」にする。すなわち、テスト
モードから通常モードに移行する。
【００１８】図５は、以上の一連の動作によって出力端
子１８から出力される波形を示す図である。同図に示す
ようにアップカウントのノコギリ波を１０パルス出力し
た後、ダウンカウントのノコギリ波を１０パルス出力し
てテストモードを終了し、通常モードに移行することが
示されている。
子１８から出力される波形を示す図である。同図に示す
ようにアップカウントのノコギリ波を１０パルス出力し
た後、ダウンカウントのノコギリ波を１０パルス出力し
てテストモードを終了し、通常モードに移行することが
示されている。
【００１９】なお、出力端子１８からの信号はＬＳＩテ
スタ等（図示を省略する）によってＡ／Ｄ変換され、デ
ィジタル的に信号処理がなされる。この信号処理ではノ
コギリ波の立ち上がり又はノコギリ波の立ち下がりでリ
ニアリティーの試験が行われる。さらにアップカウント
のノコギリ波の立ち上がりとダウンカウントのノコギリ
波の立ち下がりとを分けてディジタル的に信号処理をす
ることによってリニアリティーのヒステリシスの試験が
行われる。
スタ等（図示を省略する）によってＡ／Ｄ変換され、デ
ィジタル的に信号処理がなされる。この信号処理ではノ
コギリ波の立ち上がり又はノコギリ波の立ち下がりでリ
ニアリティーの試験が行われる。さらにアップカウント
のノコギリ波の立ち上がりとダウンカウントのノコギリ
波の立ち下がりとを分けてディジタル的に信号処理をす
ることによってリニアリティーのヒステリシスの試験が
行われる。
【００２０】図１１はＤ／Ａコンバータ１３から出力さ
れるアナログ出力信号Ｃ１と理想直線Ｌを表したグラフ
である。このグラフの横軸はデジタルコードの値、縦軸
はＤ／Ａコンバータ１３のアナログ出力を示している。
デジタルコードが０のときのアナログ出力値はＶoffse
t、デジタルコードが２５５のときのアナログ出力値は
フルスケールＦＳであり、これらの値の差はＶffとなっ
ている。このとき１ＬＳＢ＝Ｖff／２５５となる。この
グラフにおいてＩＮＬは理想直線Ｌからのずれを示す積
分直線性誤差、ＤＮＬは前コードからのずれを示す微分
直線性誤差を示している。一般にリニアリティーの試験
には、ＩＮＬを基準とするものとＤＮＬを基準とするも
のの２つの種類がある。
れるアナログ出力信号Ｃ１と理想直線Ｌを表したグラフ
である。このグラフの横軸はデジタルコードの値、縦軸
はＤ／Ａコンバータ１３のアナログ出力を示している。
デジタルコードが０のときのアナログ出力値はＶoffse
t、デジタルコードが２５５のときのアナログ出力値は
フルスケールＦＳであり、これらの値の差はＶffとなっ
ている。このとき１ＬＳＢ＝Ｖff／２５５となる。この
グラフにおいてＩＮＬは理想直線Ｌからのずれを示す積
分直線性誤差、ＤＮＬは前コードからのずれを示す微分
直線性誤差を示している。一般にリニアリティーの試験
には、ＩＮＬを基準とするものとＤＮＬを基準とするも
のの２つの種類がある。
【００２１】図１２はＩＮＬをデジタルコード毎にプロ
ットしたグラフである。一般にはこの場合の曲線Ｃ２の
絶対値の最大値によって良／不良を判定する。さらに図
１３はＤＮＬをデジタルコード毎にプロットしたグラフ
である。この場合も曲線Ｃ３の絶対値の最大値によって
良／不良を判定する。
ットしたグラフである。一般にはこの場合の曲線Ｃ２の
絶対値の最大値によって良／不良を判定する。さらに図
１３はＤＮＬをデジタルコード毎にプロットしたグラフ
である。この場合も曲線Ｃ３の絶対値の最大値によって
良／不良を判定する。
【００２２】図１４は本実施の形態で実行することがで
きるＩＮＬのリニアリティーのヒステリシス試験の様子
を示すグラフである。同図に示すようにデジタルコード
を０から２５５に増加し、さらに２５５から０に減少さ
せるようにする。このとき曲線Ｃ４に引き続いて曲線Ｃ
５がプロットされる。曲線Ｃ４の絶対値はＡ点の値であ
るが、曲線Ｃ５の絶対値はＢ点に値であり、Ｂ点の値の
絶対値の方が大きいのでＢ点を基準にＩＮＬのリニアリ
ティーの良／不良が判断される。
きるＩＮＬのリニアリティーのヒステリシス試験の様子
を示すグラフである。同図に示すようにデジタルコード
を０から２５５に増加し、さらに２５５から０に減少さ
せるようにする。このとき曲線Ｃ４に引き続いて曲線Ｃ
５がプロットされる。曲線Ｃ４の絶対値はＡ点の値であ
るが、曲線Ｃ５の絶対値はＢ点に値であり、Ｂ点の値の
絶対値の方が大きいのでＢ点を基準にＩＮＬのリニアリ
ティーの良／不良が判断される。
【００２３】図１５は本実施の形態で実行することがで
きるＤＮＬのリニアリティーのヒステリシス試験の様子
を示すグラフである。同図に示すようにデジタルコード
を０から２５５に増加し、さらに２５５から０に減少さ
せるようにする。このとき曲線Ｃ６に引き続いて曲線Ｃ
７がプロットされる。曲線Ｃ６の絶対値はＡ点の値であ
るが、曲線Ｃ７の絶対値はＢ点の値であり、Ｂ点の値の
絶対値の方が大きいのでＢ点を基準にＤＮＬのリニアリ
ティーの良／不良が判断される。
きるＤＮＬのリニアリティーのヒステリシス試験の様子
を示すグラフである。同図に示すようにデジタルコード
を０から２５５に増加し、さらに２５５から０に減少さ
せるようにする。このとき曲線Ｃ６に引き続いて曲線Ｃ
７がプロットされる。曲線Ｃ６の絶対値はＡ点の値であ
るが、曲線Ｃ７の絶対値はＢ点の値であり、Ｂ点の値の
絶対値の方が大きいのでＢ点を基準にＤＮＬのリニアリ
ティーの良／不良が判断される。
【００２４】以上のようにデジタルコードを０から２５
５間で増加させる場合だけでなく、２５５から０まで減
少させる場合をも考慮してリニアリティーの良／不良が
判断されるので、より正確なリニアリティー試験を実行
することが可能である。
５間で増加させる場合だけでなく、２５５から０まで減
少させる場合をも考慮してリニアリティーの良／不良が
判断されるので、より正確なリニアリティー試験を実行
することが可能である。
【００２５】また、この実施の形態で特徴的なことは、
同じ波形のノコギリ波が１０個ずつ出力されるので、こ
れらのノコギリ波が高速であっても例えば１０個の点の
サンプリングをする場合に１個目のサンプリングを１番
目のノコギリ波パルスで行い、２番目のサンプリングを
２番目のノコギリ波パルスで行い、ｉ番目のサンプリン
グをｉ番目のノコギリ波パルスで行うようにすることが
でき、ＬＳＩテスタに比較的低速動作するものが使用で
きるという効果がある。さらに、テストモードで所定の
必要な波形を出力した後は自動的に通常モードに戻るの
で、改めて特別な信号を入力して通常モードに戻す必要
がない。
同じ波形のノコギリ波が１０個ずつ出力されるので、こ
れらのノコギリ波が高速であっても例えば１０個の点の
サンプリングをする場合に１個目のサンプリングを１番
目のノコギリ波パルスで行い、２番目のサンプリングを
２番目のノコギリ波パルスで行い、ｉ番目のサンプリン
グをｉ番目のノコギリ波パルスで行うようにすることが
でき、ＬＳＩテスタに比較的低速動作するものが使用で
きるという効果がある。さらに、テストモードで所定の
必要な波形を出力した後は自動的に通常モードに戻るの
で、改めて特別な信号を入力して通常モードに戻す必要
がない。
【００２６】なお、上述の実施の形態ではアップカウン
トのノコギリ波１０個とダウンカウントのノコギリ波１
０個を連続して出力するように構成したが１０個という
数は例示的に挙げたもので、一般的に自然数Ｎとするこ
とができる。この場合にはＮに基づいてテストモード制
御回路１５がカウントするクロックＣＬＫ１の数を決め
る必要がある。
トのノコギリ波１０個とダウンカウントのノコギリ波１
０個を連続して出力するように構成したが１０個という
数は例示的に挙げたもので、一般的に自然数Ｎとするこ
とができる。この場合にはＮに基づいてテストモード制
御回路１５がカウントするクロックＣＬＫ１の数を決め
る必要がある。
【００２７】さらに、図１ではロジック／ＲＡＭ回路１
１からテストモード制御回路１５にテストイネーブル信
号ＴＥを出力するようにしたが、図６に示すようにテス
トイネーブル信号ＴＥを外部から直接入力する入力端子
１９を設けてこの入力端子１９からテストイネーブル信
号ＴＥを入力するようにようにしてもよい。この場合に
は、外部端子は増えるが、入力端子１７からの信号をロ
ジック／ＲＡＭ回路１１でデコードする必要がなくなる
のでロジック／ＲＡＭ回路１１の構成を簡単にすること
ができる効果がある。
１からテストモード制御回路１５にテストイネーブル信
号ＴＥを出力するようにしたが、図６に示すようにテス
トイネーブル信号ＴＥを外部から直接入力する入力端子
１９を設けてこの入力端子１９からテストイネーブル信
号ＴＥを入力するようにようにしてもよい。この場合に
は、外部端子は増えるが、入力端子１７からの信号をロ
ジック／ＲＡＭ回路１１でデコードする必要がなくなる
のでロジック／ＲＡＭ回路１１の構成を簡単にすること
ができる効果がある。
【００２８】実施の形態２．図７はこの発明の実施の形
態２によるＤＡＣ内蔵ＬＳＩ１０ａの構成を示すブロッ
ク図である。図１と同一または同等の部分には同一の符
号を付し、重複する説明は省略する。この実施の形態の
カウンタ１４ａはクロック／タイミング発生器１２から
出力されるクロックＣＬＫ１をカウントしてアップカウ
ントとダウンカウントを連続して行い、そのディジタル
信号Ｑ１〜Ｑ８をセレクタ１６に出力するものである。
態２によるＤＡＣ内蔵ＬＳＩ１０ａの構成を示すブロッ
ク図である。図１と同一または同等の部分には同一の符
号を付し、重複する説明は省略する。この実施の形態の
カウンタ１４ａはクロック／タイミング発生器１２から
出力されるクロックＣＬＫ１をカウントしてアップカウ
ントとダウンカウントを連続して行い、そのディジタル
信号Ｑ１〜Ｑ８をセレクタ１６に出力するものである。
【００２９】図８はカウンタ１４ａの詳細な構成を示す
回路図であり、図２と同一または同等の部分には同一の
符号を付し、重複する説明は省略する。このカウンタは
９ビット目にＪＫフリップフロップを設け、その出力信
号Ｑの反転をモード端子２４に接続しているものであ
る。このため、このカウンタ１４ａはアップカウントと
ダウンカウントを交互に行い、クロックＣＬＫ１のパル
スを５１２個カウントでアップカウント、ダウンカウン
トの１サイクルが実行される。
回路図であり、図２と同一または同等の部分には同一の
符号を付し、重複する説明は省略する。このカウンタは
９ビット目にＪＫフリップフロップを設け、その出力信
号Ｑの反転をモード端子２４に接続しているものであ
る。このため、このカウンタ１４ａはアップカウントと
ダウンカウントを交互に行い、クロックＣＬＫ１のパル
スを５１２個カウントでアップカウント、ダウンカウン
トの１サイクルが実行される。
【００３０】なお、テストモード制御回路（制御手段）
１５ａは通常モードの状態のときにロジック／ＲＡＭ回
路１１からテストイネーブル信号ＴＥが出力されるとカ
ウンタ１４ａ及びセレクタ１６に供給されている選択信
号Ｓを「Ｈ」レベルから「Ｌ」レベルに変化させる。こ
のためカウンタ１４ａはカウント動作を実行し、セレク
タ１６によってカウンタ１４ａから出力されたディジタ
ル信号がＤＡＣ１３に入力される。また、テストモード
制御回路１５ａはクロックＣＬＫ１のパルスを５１２０
個、すなわち、アップカウントとダウンカウントの１０
サイクル分をカウントしたら、カウンタ１４ａとセレク
タ１６に供給されている「Ｌ」レベルの選択信号Ｓを
「Ｈ」レベルに変える。このため図７に示すＬＳＩ１０
ａは通常モードになり、ロジック／ＲＡＭ回路１１から
の出力信号Ｒ１〜Ｒ８がＤＡＣ１３に出力される。
１５ａは通常モードの状態のときにロジック／ＲＡＭ回
路１１からテストイネーブル信号ＴＥが出力されるとカ
ウンタ１４ａ及びセレクタ１６に供給されている選択信
号Ｓを「Ｈ」レベルから「Ｌ」レベルに変化させる。こ
のためカウンタ１４ａはカウント動作を実行し、セレク
タ１６によってカウンタ１４ａから出力されたディジタ
ル信号がＤＡＣ１３に入力される。また、テストモード
制御回路１５ａはクロックＣＬＫ１のパルスを５１２０
個、すなわち、アップカウントとダウンカウントの１０
サイクル分をカウントしたら、カウンタ１４ａとセレク
タ１６に供給されている「Ｌ」レベルの選択信号Ｓを
「Ｈ」レベルに変える。このため図７に示すＬＳＩ１０
ａは通常モードになり、ロジック／ＲＡＭ回路１１から
の出力信号Ｒ１〜Ｒ８がＤＡＣ１３に出力される。
【００３１】図９はこの実施の形態において、以上の一
連の動作によって出力端子１８から出力される波形を示
す図である。同図に示すように三角波を１０パルス出力
した後テストモードを終了し、通常モードに移行するこ
とが示されている。
連の動作によって出力端子１８から出力される波形を示
す図である。同図に示すように三角波を１０パルス出力
した後テストモードを終了し、通常モードに移行するこ
とが示されている。
【００３２】なお、実施の形態１と同様に出力端子１８
からの信号はＬＳＩテスタ等（図示を省略する）によっ
てＡ／Ｄ変換され、ディジタル的に信号処理がなされ
る。この信号処理では三角波の立ち上がり又は立ち下が
りでリニアリティーの試験が行われる。さらに三角波の
立ち上がりと立ち下がりとを分けてディジタル的に信号
処理をすることによってリニアリティーのヒステリシス
の試験が行われる。
からの信号はＬＳＩテスタ等（図示を省略する）によっ
てＡ／Ｄ変換され、ディジタル的に信号処理がなされ
る。この信号処理では三角波の立ち上がり又は立ち下が
りでリニアリティーの試験が行われる。さらに三角波の
立ち上がりと立ち下がりとを分けてディジタル的に信号
処理をすることによってリニアリティーのヒステリシス
の試験が行われる。
【００３３】また、この実施の形態で特徴的なことは、
同じ波形の三角波が１０個出力されるので、これらの三
角波が高速であっても、例えば１０個の点のサンプリン
グをする場合に１個目のサンプリングを１番目の三角波
パルスで行い、２番目のサンプリングを２番目の三角波
パルスで行い、ｉ番目のサンプリングをｉ番目の三角波
パルスで行うようにすることができ、ＬＳＩテスタに比
較的低速動作するものが使用できるという効果がある。
さらに、テストモードで所定の必要な波形を出力した後
は自動的に通常モードに戻るので、改めて特別な信号を
入力して通常モードに戻す必要がない。
同じ波形の三角波が１０個出力されるので、これらの三
角波が高速であっても、例えば１０個の点のサンプリン
グをする場合に１個目のサンプリングを１番目の三角波
パルスで行い、２番目のサンプリングを２番目の三角波
パルスで行い、ｉ番目のサンプリングをｉ番目の三角波
パルスで行うようにすることができ、ＬＳＩテスタに比
較的低速動作するものが使用できるという効果がある。
さらに、テストモードで所定の必要な波形を出力した後
は自動的に通常モードに戻るので、改めて特別な信号を
入力して通常モードに戻す必要がない。
【００３４】なお、上述の実施の形態では三角波１０個
を連続して出力するように構成したが１０個という数は
例示的に挙げたもので、一般的に自然数Ｎとすることが
できる。この場合にはＮに基づいてテストモード制御回
路１５ａがカウントするクロックＣＬＫ１の数を決める
必要がある。
を連続して出力するように構成したが１０個という数は
例示的に挙げたもので、一般的に自然数Ｎとすることが
できる。この場合にはＮに基づいてテストモード制御回
路１５ａがカウントするクロックＣＬＫ１の数を決める
必要がある。
【００３５】さらに、図７ではロジック／ＲＡＭ回路１
１からテストモード制御回路１５ａにテストイネーブル
信号ＴＥを出力するようにしたが、実施の形態１の図６
で説明したようにテストイネーブル信号ＴＥを外部から
直接入力する入力端子を設けてこの入力端子からテスト
イネーブル信号ＴＥを入力するようにようにしてもよ
い。この場合には、外部端子は増えるが、入力端子１７
からの信号をロジック／ＲＡＭ回路１１でデコードする
必要がなくなるのでロジック／ＲＡＭ回路１１の構成を
簡単にすることができる効果がある。
１からテストモード制御回路１５ａにテストイネーブル
信号ＴＥを出力するようにしたが、実施の形態１の図６
で説明したようにテストイネーブル信号ＴＥを外部から
直接入力する入力端子を設けてこの入力端子からテスト
イネーブル信号ＴＥを入力するようにようにしてもよ
い。この場合には、外部端子は増えるが、入力端子１７
からの信号をロジック／ＲＡＭ回路１１でデコードする
必要がなくなるのでロジック／ＲＡＭ回路１１の構成を
簡単にすることができる効果がある。
【００３６】
【発明の効果】以上のように、請求項１記載の発明によ
れば、Ｄ／Ａコンバータのテストを開始するためのテス
トイネーブル信号が入力された場合にカウンタのカウン
ト動作を開始させるとともにセレクタにカウンタからの
ディジタル信号を選択して出力するよう選択信号を出力
し、所定の数のクロック信号をカウントしたときには、
カウンタにカウントモード切換信号を出力してカウント
モードを切り換えるように制御する制御手段とを具備す
るように構成したので、外部から複雑な信号を入力せず
にＤ／Ａコンバータのテストを実行することができる効
果がある。さらに、Ｄ／Ａコンバータから出力される信
号が高速な場合でも比較的低速なテスト装置を用いるこ
とができる効果がある。
れば、Ｄ／Ａコンバータのテストを開始するためのテス
トイネーブル信号が入力された場合にカウンタのカウン
ト動作を開始させるとともにセレクタにカウンタからの
ディジタル信号を選択して出力するよう選択信号を出力
し、所定の数のクロック信号をカウントしたときには、
カウンタにカウントモード切換信号を出力してカウント
モードを切り換えるように制御する制御手段とを具備す
るように構成したので、外部から複雑な信号を入力せず
にＤ／Ａコンバータのテストを実行することができる効
果がある。さらに、Ｄ／Ａコンバータから出力される信
号が高速な場合でも比較的低速なテスト装置を用いるこ
とができる効果がある。
【００３７】請求項２記載の発明によれば、制御手段を
カウントモードを切り換えた後に所定の数のクロック信
号をカウントした場合には、ディジタル信号処理手段か
ら出力したディジタル信号を選択して出力するようにセ
レクタに選択信号を送出するように構成したので、特別
な操作をせずに通常モードに復帰することができ、テス
ト動作を簡単にすることができる効果がある。
カウントモードを切り換えた後に所定の数のクロック信
号をカウントした場合には、ディジタル信号処理手段か
ら出力したディジタル信号を選択して出力するようにセ
レクタに選択信号を送出するように構成したので、特別
な操作をせずに通常モードに復帰することができ、テス
ト動作を簡単にすることができる効果がある。
【００３８】請求項３記載の発明によれば、制御手段を
テストイネーブル信号が入力されてから一方のカウント
モードでのカウントをＮサイクル（Ｎは自然数）繰り返
した後、カウントモードを切り換えて他のカウントモー
ドでのカウントをＮサイクル繰り返すように構成したの
で、アップカウントのノコギリ波とダウンカウントのノ
コギリ波を連続して出力でき、容易にリニアリティー、
ヒステリシスの試験をすることができる効果がある。
テストイネーブル信号が入力されてから一方のカウント
モードでのカウントをＮサイクル（Ｎは自然数）繰り返
した後、カウントモードを切り換えて他のカウントモー
ドでのカウントをＮサイクル繰り返すように構成したの
で、アップカウントのノコギリ波とダウンカウントのノ
コギリ波を連続して出力でき、容易にリニアリティー、
ヒステリシスの試験をすることができる効果がある。
【００３９】請求項４記載の発明によれば、Ｄ／Ａコン
バータのテストを開始するためのテストイネーブル信号
が入力された場合にカウンタに連続的にアップカウント
とダウンカウントを繰り返して実行するカウント動作を
開始させるとともにセレクタにカウンタからのディジタ
ル信号を選択して出力するように制御するように構成し
たので、外部から複雑な信号を入力せずにＤ／Ａコンバ
ータのテストを実行することができる効果がある。さら
に、Ｄ／Ａコンバータから出力される信号が高速な場合
でも比較的低速なテスト装置を用いることができる効果
がある。
バータのテストを開始するためのテストイネーブル信号
が入力された場合にカウンタに連続的にアップカウント
とダウンカウントを繰り返して実行するカウント動作を
開始させるとともにセレクタにカウンタからのディジタ
ル信号を選択して出力するように制御するように構成し
たので、外部から複雑な信号を入力せずにＤ／Ａコンバ
ータのテストを実行することができる効果がある。さら
に、Ｄ／Ａコンバータから出力される信号が高速な場合
でも比較的低速なテスト装置を用いることができる効果
がある。
【００４０】請求項５記載の発明によれば、制御手段を
カウンタが所定の回数のアップカウントとダウンカウン
トの繰り返しを実行した後、ディジタル信号処理手段か
ら出力したディジタル信号を選択して出力し、セレクタ
に選択信号を送出するように構成したので、複数の三角
波を連続して出力することができ、容易にリニアリティ
ー、ヒステリシスの試験をすることができる効果があ
る。
カウンタが所定の回数のアップカウントとダウンカウン
トの繰り返しを実行した後、ディジタル信号処理手段か
ら出力したディジタル信号を選択して出力し、セレクタ
に選択信号を送出するように構成したので、複数の三角
波を連続して出力することができ、容易にリニアリティ
ー、ヒステリシスの試験をすることができる効果があ
る。
【図１】 この発明の実施の形態１によるＤ／Ａコンバ
ータ内蔵ＬＳＩの構成を示すブロック図である。
ータ内蔵ＬＳＩの構成を示すブロック図である。
【図２】 図１のカウンタの構成を示す回路図である。
【図３】 図２のアップダウン切換回路の構成を示す回
路図である。
路図である。
【図４】 図３のアップダウン切換回路の入出力信号の
真理値表を示す図である。
真理値表を示す図である。
【図５】 実施の形態１の動作によってアナログ端子か
ら出力される波形を示す図である。
ら出力される波形を示す図である。
【図６】 実施の形態１においてテストイネーブル信号
を外部から直接入力する入力端子を設けてこの入力端子
からテストイネーブル信号を入力するようにようにした
場合の構成を示すブロック図である。
を外部から直接入力する入力端子を設けてこの入力端子
からテストイネーブル信号を入力するようにようにした
場合の構成を示すブロック図である。
【図７】 この発明の実施の形態２によるＤＡＣ内蔵Ｌ
ＳＩの構成を示すブロック図である。
ＳＩの構成を示すブロック図である。
【図８】 図７に示すカウンタの詳細な構成を示す回路
図である。
図である。
【図９】 実施の形態２においてアナログ端子から出力
される波形を示す図である。
される波形を示す図である。
【図１０】 従来のＤ／Ａコンバータを内蔵したアナロ
グ・ディジタル混在のＬＳＩの構成を示すブロック図で
ある。
グ・ディジタル混在のＬＳＩの構成を示すブロック図で
ある。
【図１１】 Ｄ／Ａコンバータから出力されるアナログ
出力信号と理想直線を表したグラフ図である。
出力信号と理想直線を表したグラフ図である。
【図１２】 ＩＮＬをデジタルコード毎にプロットした
グラフ図である。
グラフ図である。
【図１３】 ＤＮＬをデジタルコード毎にプロットした
グラフ図である。
グラフ図である。
【図１４】 ＩＮＬのリニアリティーのヒステリシス試
験の様子を示すグラフ図である。
験の様子を示すグラフ図である。
【図１５】 ＤＮＬのリニアリティーのヒステリシス試
験の様子を示すグラフ図である。
験の様子を示すグラフ図である。
１１ ロジック／ＲＡＭ回路（ディジタル信号処理手
段）、１２ クロック／タイミング発生器（クロック信
号生成手段）、１３ Ｄ／Ａコンバータ、１４、１４ａ
カウンタ、１５、１５ａ テストモード制御回路（制
御手段）、１６セレクタ。
段）、１２ クロック／タイミング発生器（クロック信
号生成手段）、１３ Ｄ／Ａコンバータ、１４、１４ａ
カウンタ、１５、１５ａ テストモード制御回路（制
御手段）、１６セレクタ。
Claims (5)
- 【請求項１】 入力されたディジタル信号に対して所定
の処理を行って出力するディジタル信号処理手段と、ク
ロック信号を生成するクロック信号生成手段と、前記ク
ロック信号生成手段によって生成されたクロック信号の
パルスをカウントしてディジタル信号を出力するカウン
タであって、カウントモード切換信号に基づいてアップ
カウントを繰り返すカウントモードとダウンカウントを
繰り返すカウントモードとを切換可能なカウンタと、選
択信号により前記ディジタル信号処理手段から出力され
たディジタル信号と前記カウンタから出力されたディジ
タル信号とのうちのいずれか一方を選択して出力するセ
レクタと、前記セレクタから出力されたディジタル信号
をアナログ信号に変換するＤ／Ａコンバータと、前記Ｄ
／Ａコンバータのテストを開始するためのテストイネー
ブル信号が入力された場合に前記カウンタのカウント動
作を開始させるとともに前記セレクタに前記カウンタか
らのディジタル信号を選択して出力するよう選択信号を
出力し、所定の数のクロック信号をカウントしたときに
は、前記カウンタにカウントモード切換信号を出力して
カウントモードを切り換えるように制御する制御手段と
を具備することを特徴とするＤ／Ａコンバータ内蔵集積
回路。 - 【請求項２】 制御手段はカウントモードを切り換えた
後に所定の数のクロック信号をカウントした場合にはデ
ィジタル信号処理手段から出力したディジタル信号を選
択して出力するようにセレクタに選択信号を送出するこ
とを特徴とする請求項１記載のＤ／Ａコンバータ内蔵集
積回路。 - 【請求項３】 制御手段は、テストイネーブル信号が入
力されてから一方のカウントモードでのカウントをＮサ
イクル（Ｎは自然数）繰り返した後、カウントモードを
切り換えて他のカウントモードでのカウントをＮサイク
ル繰り返すことを特徴とする請求項２記載のＤ／Ａコン
バータ内蔵集積回路。 - 【請求項４】 入力されたディジタル信号に対して所定
の処理を行って出力するディジタル信号処理手段と、ク
ロック信号を生成するクロック信号生成手段と、前記ク
ロック信号生成手段によって生成されたクロック信号の
パルスを連続的にアップカウントとダウンカウントを繰
り返して実行するカウンタと、選択信号により前記ディ
ジタル信号処理手段から出力されたディジタル信号と前
記カウンタから出力されたディジタル信号とのうちのい
ずれか一方を選択して出力するセレクタと、前記セレク
タから出力されたディジタル信号をアナログ信号に変換
するＤ／Ａコンバータと、前記Ｄ／Ａコンバータのテス
トを開始するためのテストイネーブル信号が入力された
場合に前記カウンタのカウント動作を開始させるととも
に前記セレクタに前記カウンタからのディジタル信号を
選択して出力するように制御する制御手段とを具備する
ことを特徴とするＤ／Ａコンバータ内蔵集積回路。 - 【請求項５】 制御手段はカウンタが所定の回数のアッ
プカウントとダウンカウントの繰り返しを実行した後、
ディジタル信号処理手段から出力したディジタル信号を
選択して出力するようにセレクタに選択信号を送出する
ことを特徴とする請求項４記載のＤ／Ａコンバータ内蔵
集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172463A JPH1117539A (ja) | 1997-06-27 | 1997-06-27 | Ｄ／ａコンバータ内蔵集積回路 |
| US08/959,614 US6011500A (en) | 1997-06-27 | 1997-10-28 | Integrated circuit with a built-in D/A converter |
| KR1019970065148A KR100270345B1 (ko) | 1997-06-27 | 1997-12-02 | 디지탈 아날로그 컨버터 내장 집적 회로 |
| DE19755666A DE19755666B4 (de) | 1997-06-27 | 1997-12-15 | Integrierte Schaltung mit eingebauten Digital-Analog-Wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172463A JPH1117539A (ja) | 1997-06-27 | 1997-06-27 | Ｄ／ａコンバータ内蔵集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117539A true JPH1117539A (ja) | 1999-01-22 |
Family
ID=15942470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9172463A Pending JPH1117539A (ja) | 1997-06-27 | 1997-06-27 | Ｄ／ａコンバータ内蔵集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6011500A (ja) |
| JP (1) | JPH1117539A (ja) |
| KR (1) | KR100270345B1 (ja) |
| DE (1) | DE19755666B4 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677590B2 (en) | 1999-05-14 | 2004-01-13 | Kokusai Gijutsu Kaihatsu Kabushiki | Flame sensor |
| JP2016072823A (ja) * | 2014-09-30 | 2016-05-09 | 株式会社デンソー | 半導体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100266691B1 (ko) * | 1998-05-25 | 2000-09-15 | 김영환 | 홀드/리셋 모드 선택 카운터 및 그 실행방법 |
| JP4904812B2 (ja) * | 2003-05-14 | 2012-03-28 | 東レ株式会社 | 膜電極複合体およびそれを用いた固体高分子型燃料電池 |
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