JPH0712149B2 - 高速高精度アナログデイジタル変換器 - Google Patents

高速高精度アナログデイジタル変換器

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JPH0712149B2
JPH0712149B2 JP60022736A JP2273685A JPH0712149B2 JP H0712149 B2 JPH0712149 B2 JP H0712149B2 JP 60022736 A JP60022736 A JP 60022736A JP 2273685 A JP2273685 A JP 2273685A JP H0712149 B2 JPH0712149 B2 JP H0712149B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はアナログデイジタル変換器に関する。
（従来技術） アナログ信号をデイジタル信号の表示に変換するために
多数の技術がある。しかしながら、これらの技術を用い
た従来のアナログデイジタル変換器回路は比較的低速で
あるか不正確、もしくはその両方となりがちであつた。
例えば逐次近似変換器として公知である１つの型のアナ
ログデイジタル変換器回路はアナログ入力信号に対する
逐次デイジタル近似が行なわれるアドレス可能ラツチを
有する。各々の近似の後にデイジタルラツチ出力のアナ
ログ値がアナログ入力信号と比較される。この近似は普
通アドレス可能ラツチの最も重要なビツトから出発して
各ビツト桁で２進数のゼロ（または１）を試用する。そ
のビツト桁での２進数値がアナログ入力信号に伴うアナ
ログ値との比較に依つて保持されるかまたは変更され
る。全てのビツト桁がテストされた後、アドレス可能ラ
ツチ内に残つている２進数コードがアナログ入力電圧の
デイジタル表示である。これらの逐次近似変換器はアド
レス可能ラツチ内のビツト桁の数に依つて正確で分解能
の高いデイジタル出力を提供する。しかしながらビツト
が一回に１つずつ計算されるので、これらの回路は多く
の精度が高い適用にはしばしば低速に過ぎる。
他の型の変換器は変換が非常に迅速に行なわれるように
デイジタル出力の全てのビツト（または一群のビツト）
を同時に計算する並列式（フラッシュ）アナログデイジ
タル変換器を含む。しかしながらこれらの回路の正確さ
は往々にしてあまり高くなく、また高分解能出力を要求
する適用については回路が非常に大きくなりがちであ
る。例えば２ビツトフラツシユ変換器に関する典型的な
設計では基準電圧に接続された４つの直列接続された同
等な抵抗と４つの比較器があり、各々の比較器の１つの
入力が対応する抵抗に接続される。各々の抵抗に印加さ
れる電圧がこれらの電圧レベルをアナログ入力信号と比
較する４つの比較器に対し４つの別個の基準電力を与え
る。組み合わせ論理装置が四つの比較器の出力をアナロ
グ入力信号の２ビツトデイジタル表示に変換する。
上述に見られるように、２ビツト並列式フラツシユ変換
器は４つの比較器を有する。一般に、１つのフラツシユ
変換器に用いられる比較器の数は正確さのビツトが１つ
加えられる毎に２という乗算因子で増加する。かように
して、３ビツトフラツシユ変換器が通例８個の比較器を
有し、また４ビツトフラツシユ変換器が16個の比較器を
有する、従つて多数のビツトを要求する精度の高い適用
に関してはフラツシユ変換器が実現不可能なまでに大き
くかつ複雑になることが容易に理解される。ある変換器
回路は回路の複雑さを低減するために順次に操作される
フラツシユ変換器を用いているが、この方法は12ビツト
またはそれ以上の高分解能変換器にはたやすく応用でき
ない。
特開昭58−75324号公報では、フラツシユ型の変換器と
逐次近似型の変換器が組合せられたA/D変換器が開示さ
れている。しかし、A/D変換器の計算速度向上は、この
従来技術文献において実現されているものの、変換の精
度は保証されていない。
（発明の概要及び要約） 本発明の目的は高速にして正確かつ比較的複雑でない高
分解能アナログデイジタル変換器を提供することであ
る。
これらの目的および他の目的と利点が高速並列式変換器
と逐次近似変換器を含む本アナログデイジタル変換器に
おいて達成される。アナログ入力信号が第一段階で高速
並列式変換器により近似デイジタル表示に変換され、そ
の際並列式変換器がデイジタル表示のうち複数の最も重
要なビツト（上位ビット）を与える。これらの最も重要
なビツトが逐次近似変換器のアドレス可能ラツチまたは
レジスタにロードされ、それが残りの最も重要でないビ
ツト（下位ビット）を与えることにより並列式変換器で
得られたデイジタル値のビット数より多いビット数のデ
イジタル値を得る。このデイジタル値をデイジタルアナ
ログ変換器によりアナログ値に変換した後、その変換し
たアナログ値とアナログ入力信号とを比較回路で比較す
る。この比較回路の比較結果を用いて逐次デイジタル近
似を行うことによりアナログ入力信号の変換が完了す
る。本発明によるアナログデイジタル変換器回路が同じ
分解能の逐次近似変換器がなし得るよりも速く変換を行
ない、また同等な分解能の従来の並列式変換器より複雑
さがずつと小さいことがわかつた。
（実施例） 第１図を参照すると、本発明の好ましい実施例に依るア
ナログデイジタル変換器回路を例示する概略的なブロツ
ク線図が示されている。本アナログデイジタル変換器回
路が全体として10で指示されている（以後「変換器10」
と呼ぶ）。変換器10は入力12に現れるアナログ入力電圧
VINを出力14における12ビツトのデイジタル表示に変換
する。当然ながら、本発明が12ビツト以外の変換分解能
にも適用可能である。
本発明によればアナログ入力信号VINが２つの主要な段
階により12ビツトのデイジタル出力表示に変換される。
第１段階では並列式アナログデイジタル（A/D）変換器
によりアナログ入力VINを８ビットで表すデイジタル値
に変換する。すなわち、12ビツト出力のうち８個の最も
重要ビツトが８ビツトの並列式（A/D）変換器16によつ
て計算される。第２段階では逐次近似（SA）変換器18に
よりアナログ入力VINと８ビットのデイジタル値との差
を４ビットで表すデイジタル値に変換する。この４ビッ
トが12ビット出力の下位の４ビットとなる。
並列式A/D変換器16とSA変換器18はどちらも制御論理回
路20によつて34と36で指される制御線路を通じて制御さ
れる。アナログ入力信号VINの変換は制御論理装置20に
よつて入力38で「変換開始」（“START CONVERSION"）
入力信号を受け取ると同時に開始される。変換器10に対
する外部回路が変換器10の制御論理装置20に変換開始
（START CONVERSION）パルスを提供する。制御論理装置
20は他の回路への種々の状態信号用に複数の出力線路40
をも有する。
例示実施例では並列式A/D変換器16内で８個の最も重要
なビツトが図示しない２つの連続するA/D変換部分によ
つて計算され、その際４個の高次ビツトが一方のA/D変
換部分において並列式で計算され、その後初めの８ビツ
トのうちの４個の低次ビツトが他方のA/D変換部分にお
いて並列式で計算される。これに関しては以下により詳
しく述べる。いつたん変換が完了すると、それらのビツ
トがアドレス可能ラツチの８個の最も重要なビツト桁に
ロードされる。例示実施例ではアドレス可能ラツチがSA
変換器18の12ビツト逐次近似レジスタ22を含む。８ビツ
ト並列式A/D変換器16により計算される８ビツトの結果
には不正確さがあり得るので、８ビツトの結果をレジス
タ22にロードする前にまず最大可能誤差を表わす量を８
ビツトの結果から減算する。この量は最大可能誤差調整
回路26により提供される。既知の最大誤差を８ビツトの
結果から減算することがこれも以下に詳述するごとく変
換器回路10の正確さを保証する。
SA変換器18は入力12におけるアナログ入力信号VINを逐
次近似レジスタ（SAR）22のデイジタル出力に関するア
ナログ値と比較する比較回路28を含む。したがって、第
２図に示すように、比較回路28はSAR22のデイジタル値
をアナログ値に変換するデイジタルアナログ変換器150
を含んでいる。全加算器24からの８ビツトが12ビットの
SAR22の上位ビットに格納される。それから12ビットのS
AR22のデイジタル値を比較回路28内でアナログ変換して
得られたアナログ値が、VINのアナログ値と比較回路28
により比較され、SAR22内の上位ビットに格納された８
個の最も重要なビットが正しくなるまで制御論理装置20
により必要に応じて８個のビットのうちの下位側のビッ
ト（例えば下位側２ビット）に加算が行われその８個の
ビツトが表すデイジタル値が増大される。
今やSA変換器18は12ビツト出力の残りの４ビツトを計算
する用意ができている。制御論理装置20が残りの４個の
ビツト桁を１回に１つずつ逐次テストしてSAR22出力の
アナログ値がアナログ入力信号VINと一致するまで必要
に応じて各々のテストされたビツト桁を変更する。最後
のビツト桁がテストされた後に変換が完了し、SAR22に
記憶された12ビツトの数がアナログ入力信号VINのデイ
ジタル表示である。
12ビツトのデイジタル出力のビツト桁の大半が８ビツト
の並列式A/D変換器16によつて計算されるので、変換器1
0はアナログ入力信号VINの非常に高速な変換を提供す
る。さらに12ビツトのデイジタル出力の残りのビツト桁
が逐次近似変換器18によつて計算されるので、変換器10
は従来の並列式変換器の速度をほとんど保つ一方高分解
能で高精度のデイジタル出力を提供する。
本発明の１つの実施例では、変換器10が第２図と第３図
に示される既存の集積回路を用いて実現可能である。第
２図を特に参照すると、８ビツトの並列式A/D変換器16
が第２図で16で指されているNational Semiconductor A
DC 0820集積回路（IC）を用いて実現されている。８ビ
ツトの変換は（制御論理装置20（第３図）により提供さ
れる）▲▼信号が低下すると並列式A/S変換器16に
より開始される。第４図のタイミング図に示されるよう
に、低論理値パルス▲▼は変換開始（START CONVER
SION）パルスに応答して作成される。８ビツトの並列式
変換器16が示されている入力において▲▼信号を受
け取つた後、変換器16の▲▼出力信号線路が上昇
して８ビツト変換の処理中であることを制御論理装置20
に指示する。▲▼信号は変換が完了するまでは再
び低下しない。ADC0820ICチツプは以下の様に構成され
かつ機能するものと信じられる。変換器16が全８ビツト
の出力を与えるため前述した図示しない２つの４ビツ
ト、A/D変換部分、すなわち、高次４ビツトA/D変換部分
と低次４ビツトA/D変換部分とを有する。高次４ビツトA
/D変換部分が同時に機能する図示しない16個の比較器を
用いて▲▼信号の上昇端において入力信号VINを基
準電圧と比較する。第２図に示すように変換器16の入力
線路44における正の基準電圧を与えるべく単一の負の基
準電圧が反転回路42によつて反転させられる。例示実施
例では、反転回路42が45で指されるICL8017増幅器ICを
含む。
44における正の基準電圧はA/D変換器16において図示し
ない16個の抵抗の端子間に16個の増大する基準電圧を設
けるべく抵抗が等しい16個の直列接続された抵抗に印加
される。16個の比較器は各々組み合わせられた抵抗に接
続される１つの入力とアナログ入力信号VINに接続され
るもう１つの入力を有する。このようにして各々の比較
器がアナログ信号VINを16個の直列接続された抵抗によ
り供給される16個の増大する基準電圧の１つと比較す
る。16個の比較器の出力に結合された組み合わせ論理装
置がアナログ入力信号VINの高次４ビツトのデイジタル
表示を提供する。16個の比較器が同時に機能するので、
４個のビツトが同時に与えられる。
高次４ビツト変換の終了と共に、変換器16内の図示しな
い４ビツトのデイジタルアナログ変換器がその変換結果
から離散的なアナログ電圧を生成する。この離散的なア
ナログ電圧がアナログ入力信号VINから減算されてその
アナログ差信号が低次４ビツトA/D変換部分の第２組の
図示しない16個の比較器によつて第２組の図示しない16
個の等しい直列接続された抵抗により与えられる16個の
増大する基準電圧と比較される。組み合わせ論理装置が
この16個の比較器の出力を低次４ビツトデイジタル表示
に変換する。
高次と低次の各々の変換からの結果が８ビツトラツチに
入れられ、B7ないしB0で指される８ビツト出力線路に出
力される。この際出力信号▲▼が第４図に示され
るように低下して変換が完了したことを制御論理装置20
に示す。
第１図に示されるように、並列式変換器16により計算さ
れる８ビツトが８ビツト全加算器24に向けて出力され
る。変換器16により計算された８ビツトには不正確さが
あり得るので、８ビツト全加算器が変換器16の既知の最
大誤差に等しい量を減算する。最大誤差調整回路26はこ
の既知の誤差を変換器16の８ビツト出力から減算するた
めに加算器回路24に与えるべくプログラムが組まれてい
る。
次に第３図を参照すると８ビツト全加算器24が第１の４
ビツト加算器回路50と第２の４ビツト加算器回路52を含
むように示されている。例示実施例では、各々の４ビツ
ト加算器回路が74LS83集積回路チツプを用いて実現でき
る。
加算器回路50と52の「Ａ」入力が並列式変換器16からの
B7ないしB0出力線路に接続される。例示実施例では、並
列式変換器16の既知の最大誤差は12（ここで小さな数字
の“2"は、左側の数字が２進法で表記されていることを
示している）である。12に関する２の補数を変換器16の
出力に加えることは変換器16の出力から12を減算するこ
とと同じなので、加算器回路50と52の「Ｂ」入力が26で
指される論理１電圧（＋５ボルト）に全て接続され、
「Ｂ」入力に111111112（12に関する２の補数）を与え
る。もし例えば変換器16の既知の最大誤差が代わりに10
2であるとすれば、102を変換器16の出力から減算するた
めに102に関する２の補数が「Ｂ」入力に入力される。
結果的な和（もしくは差）が54において複数のANDゲー
ト56に向けて出力される。各々のANDゲートの１つの入
力が加算器回路50のキヤリーアウト出力「C1」に接続さ
れる。加算器回路50のキヤリーアウト出力「C1」は並列
式変換器16の出力が全てゼロである場合にのみゼロとな
る。従つて並列式変換器16の出力がゼロである場合は、
加算器回路50および52の「Ｂ」入力に与えられる111111
112がそのまま加算器回路50および52の出力に出て負の
値を示してしまうので、加算器回路50のキャリーのゼロ
出力をANDゲート56に与えてANDゲートの出力を00000000
2にする 加算器回路24の出力58が22で指される逐次近似レジスタ
の８個の最も重要なビツト位置B11ないしB4に提供され
る。例示実施例では逐次近似レジスタ22の８個の最も重
要なビツトが２つの４ビツト74LS163集積化カウンタ回
路60と62の各々によつてラツチされる。残りの４個の最
も重要でないビツトがSAレジスタ28のＪ−Ｋフリップフ
ロップ91ないし94で計算されかつラツチされる。これら
４個の最も重要でないビツト桁はB3ないしB0で指されて
いる。
８ビツト全加算器24の８ビツト出力が制御論理装置20の
入力「LD」にて入力される「ロード」信号の上昇端にお
いてカウンタ60と62によりロードされる。制御論理装置
20がこのロード信号および以下に述べる他の制御信号を
生成する。
制御信号線路76で （“SHIFT/▲▼”）で指される制御信号の初期
状態は第４図に示されるごとく論理値が低い。これが一
対のシフトレジスタ80と82に「ロード」信号を与える。
シフトレジスタ82の入力ＡないしＤはシフトレジスタ80
の入力ＢないしＤと同様に全て接地されている（論理値
ゼロ）。しかしシフトレジスタ80の入力「Ａ」が＋５ボ
ルト（論理的１）に接続されている。従つて制御信号線
路76上の 信号が10002と00002を各々シフトレジスタ80と82にロー
ドさせる。
シフトレジスタ80のQA出力の論理値１の状態がSAレジス
タ22のカウンタ60と62のロード入力LDに論理値の低い入
力を提供すべくインバータ84により反転される。このよ
うにして加算器24の８ビツト出力がカウンタ60と62にロ
ードされる。
制御信号線路76の論理的状態が論理値の高い状態に変化
すると、シフトレジスタ80と82の内容の位置が１つずら
される。制御論理装置20は「シフト」（“SHIFT"）信号
を線路76上に次のようにして生じさせる。並列式変換器
16からの▲▼信号線路がインバータ70によつて制
御論理装置20のJKフリップフロップ72の「Ｋ」入力に接
続される。▲▼信号が低下して変換器16による８
個の最も重要なビツトの計算完了を示すと、フリップフ
ロップ72のｑ出力が低下して第２のJKフリップフロップ
74を刻時する。フリップフロップ74への刻時入力が低下
すると、フリップフロップ74のＱ出力が上昇する。フリ
ップフロップ74のＱ出力が制御信号「シフト／ロード」
（“SHIFT/LOAD"）を運ぶ制御線路76に接続される。第
４図に示されるように、「シフト」（“SHIFT"）制御信
号は変換器16からの▲▼信号が低下すると上昇す
る。
シフト（SHIFT）信号が上昇すると、シフトレジスタ80
と82の出力が第４図に示されるように次の刻時パルスで
ビツト桁が１つずらされる。シフトレジスタ82の入力が
シフトレジスタ80の最後のビツト桁出力QDに接続され
る。シフトレジスタ80の入力は接地される（論理値ゼ
ロ）。従つて、第１のシフトの後にシフトレジスタ80と
82の出力が各々01002および00002となる。第３図に示さ
れるように、シフトレジスタ80の出力QBはこの際論理値
１の状態にあり、何か他の回路には接続されていない。
このことがカウント60と62に設定に十分な時間を許容す
る。
先述のように、逐次近似レジスタ18の８個の最も重要な
ビツト桁B11ないしB4は並列式変換器16の８ビツト出力
が（最大誤差を加算器24により減算した後に）ロードさ
れているカウンタ60と62により与えられる。４個のJKフ
リップフロップ91ないし94によつて与えられる残りの４
個の最も重要でないビツト桁B3ないしB0はあらかじめ論
理値１にセツトされる。
逐次近似レジスタ22の12ビツト出力が第２図にもつと非
常に詳細に示されている比較回路28によつて入力され
る。比較回路28は12ビツトのSAR出力のSAR22から出力さ
れるデイジタル値を第２図に示すような比較回路28内の
デイジタルアナログ変換器150でアナログ値に変換した
後、そのアナログ値をアナログ入力信号VINと比較す
る。比較回路28の32で指される出力はアナログ入力信号
VINがSAレジスタ22の12ビツト出力より高い場合に論理
値が低くなる。
さて第３図を参照すると、比較回路28からの出力32が２
つのNANDゲート100と102の入力に各々接続され、それら
の出力が第３のNANDゲート104の入力に接続される。第
３のNANDゲート104の出力はカウンタ62の「パルス」入
力に接続される。
先述のように、カウンタ60と62は論理値１がシフトレジ
スタ80のQB出力にシフトされた後に設定することが可能
である。次の刻時パルスに際して第４図に示されるよう
に論理値１がQC出力にシフトされる。その際、８個の最
も重要なビツトが正しいかどうかを決定するためにSAレ
ジスタ22の出力がテストされる。比較回路28の32におけ
る出力の論理値が低ければ（SAレジスタ22の出力のアナ
ログ値がアナログ入力信号VINより低い事を示してお
り、転じてカウンタ60と62に記憶された８ビツトのデイ
ジタル値が低すぎる事を示している）、NANDゲート104
の出力の論理値が高くなつてカウンタ62を１だけ増大さ
せる。他方、比較回路28からの出力線路32で論理値が高
くSAレジスタ22に記憶されている12ビツトのデイジタル
値が低すぎない事を示すなら、８個の最も重要なビツト
がカウンタ60と62により増大させられない。
カウンタ60と62に記憶された８ビツトは論理値１がシフ
トレジスタ80のQD出力にシフトされる次の刻時パルスに
際してもう一度テストされる。QD出力の論理値１という
値がNANDゲート102をして比較回路28の出力線路32の状
態に依りNANDゲート104の出力がカウンタ60と62を１だ
け増大するかまたは増大しないようにさせることを可能
にする。
カウンタ60と62の出力に２回のテストが与えられるのは
例示実施例において並列式変換器16の最大可能誤差が12
であり、12が並列式変換器16の出力から減算されるから
である。例えば、並列式変換の結果が000000112となる
べきであるがその代わりに誤差によつて000000102であ
つたなら、加算器回路24によつて12を減算した後000000
012がカウンタ60と62に記憶される。従つて２回の検査
と２回の増大の後、カウンタ60と62の出力が正しい値00
0000112になる。これが、SAR22の上位ビットに格納され
た８ビットの下位側ビットに行う加算である。
このようにして、２回の検査の後に、SAレジスタ22の第
１の８個のビツト位置における正しい８ビツトB11ない
しB4のラツチングが保証され、そうすると変換器10がJK
フリツプフロツプ91ないし94内のアナログ入力信号VIN
に関するデイジタル表示の残りの４ビツトB3ないしB0を
計算してラツチする用意ができる。先述のように、これ
らの４個のフリツプフロツプは論理値１にあらかじめセ
ツトされている。
B3ビツト桁のためのJKフリツプフロツプ91のＪ入力がAN
Dゲート110の出力に接続され、その１つの入力が比較回
路出力線路32に接続され、もう１つの入力がシフトレジ
スタ82のQAに接続される。残りのJKフリップフロップ92
ないし94のＪ入力が（複数の）ANDゲートの出力に同様
に接続され、それらの各々が比較回路出力32に接続され
た１つの入力とシフトレジスタ82の出力QBないしQDの１
つに接続された１つの入力を有する。
ビツト位置B3のためのJKフリツプフロツプ91の破算入力
「CL」がNANDゲート120の出力に接続され、その１つの
入力が「テスト」（“TEST"）信号線路122に接続されま
たもう１つの入力がシフトレジスタ82のQA出力に接続さ
れる。残りのビツト位置のJKフリツプフロツプ92ないし
94のクリア入力が同様にNANDゲートに接続され、それら
はTEST制御信号線路122に接続された１つの入力とシフ
トレジスタ82の出力QBないしQDの１つに接続されたもう
１つの入力を有する。TEST制御信号線路122はNANDゲー
ト124の出力であつてそれがワンシヨツト回路126に接続
された１つの入力を有し、これの入力がインバータ128
によつて刻時制御信号線路130に結合される。NANDゲー
ト124のもう１つの入力がSHIFT/▲▼制御信号
線路76に接続される。制御信号線路76の論理値が高い場
合、刻時信号線路130上の各々の刻時パルスが制御信号
線路122上に第４図に示されているような短いTESTパル
スを生じさせる。
B11ないしB4ビツト桁の第２のテストのために論理値１
がシフトレジスタ80のQD出力にシフトされた後、次の刻
時パルスに際して論理値１がシフトレジスタ82のQA出力
にシフトされる。シフトレジスタ82のQA出力における論
理値１がNANDゲート120をして制御信号線路122上のTEST
パルスにJKフリツプフロツプ91をクリアさせることを可
能にする。従つてビツト桁B3にはゼロがロードされ、SA
レジスタ22に記憶されている12ビツトに関する結果的な
アナログ値がアナログ入力信号VINのアナログ値と比較
される。SAレジスタ22に記憶されている12ビツトの項の
アナログ値がVINより大きければ、ゼロがビツト桁B3に
保たれる−−−そうでなければB3ビツト桁が論理値１に
戻される。詳しくは、SAレジスタ22の12ビツト出力のア
ナログ値がアナログ入力信号VINより小さければANDゲー
ト110の出力も論理値１となつてフリップフロップ91の
出力を１にセツトするように比較回路28の出力32が論理
値１となり−−−そうでなければフリップフロップ91の
出力がゼロに留まる。
逐次近似変換は残りのビツト桁の各々を逐次ゼロにセツ
トすることを続行し、そのビツト桁がゼロにセツトされ
た後にSAレジスタ出力を入力信号VINと比較して逐次の
クロツクパルスと共に論理値１がシフトレジスタ82を通
じて逐次シフトされるにつれ関連するフリップフロップ
をセツトするかまたはリセツトする。最後のビツト位置
B0がテストされてセツト（またはリセツト）された後、
変換が完了する。
第３図に示されるように、JKフリツプフロツプ140の刻
時入力が線路142によつてシフトレジスタ82のQD出力に
接続される。フリップフロップ140の出力がワンシヨ
ツト回路144の入力に接続され、それの出力がインバー
タ146によつて“READY"（準備完了）出力信号制御線路1
48に接続される。論理値１がシフトレジスタ82のQD出力
にシフトされてアナログ入力信号VINの変換を完了する
と、フリップフロップ140の出力の状態が変化する。
これが“READY"出力線路の状態変化を生じさせて変換が
完了したことを示し、変換器10は別のアナログ入力信号
を変換する準備を整える。
さて第２図を参照すると、比較回路28がより詳しく示さ
れている。比較回路28はデイジタルアナログ変換器150
を含み、それが逐次近似レジスタ22（第３図）の12ビツ
ト出力B11ないしB0に接続された12個の入力を有する。
例示実施例ではデイジタルアナログ変換器150をIntersi
l AD7541集積回路チツプを用いて実現できる。
変換器150はアナログ入力信号VINに接続された１つの入
力と負の基準入力信号VREF（−）に接続された第２の入
力とを有する。変換器150がSAレジスタ22からの12ビツ
トデイジタル表示のアナログ値とアナログ入力信号VIN
を比較する。変換器150はIOUT1とIOUT2で指される２つ
の出力をも有する。出力IOUT2は接地される。変換器出
力IOUT1での電圧はアナログ入力信号VINが逐次近似レジ
スタ22からの12ビツトデイジタル表示のアナログ値より
大きいか小さいかの各々に依つて変換器出力IOUT2（大
地）での電圧より高くも低くもなる。
出力IOUT2とIOUT1の電圧が比較器152によつて比較さ
れ、その出力がインバータ回路154によつて反転させら
れる。インバータ回路154の出力が比較回路28出力制御
信号線路32によつて制御論理装置20（第３図）に接続さ
れる。
デイジタルアナログ変換器150の具体例として用いうるI
ntersil AD7541集積回路チップの単純化した等価概略図
が第５図に示されている。変換器150はＲ−2R抵抗はし
ご形回路網160と複数のNMOS単極双投スイツチ（SPDT）1
62aないし162lを含む。抵抗はしご形回路網160は12個の
抵抗分岐即ち脚164aないし164lを有する。各々の抵抗脚
164aないし164lがスイツチ162aないし162lの１つに接続
される。隣り合う抵抗脚の各々の対を相互接続するのが
抵抗168aないし168kであつて、それは脚内の抵抗の半分
の抵抗を有する。例示実施例では脚164aないし164lの抵
抗が20キロオームであつて抵抗168aないし168kが各々10
キロオームなのでＲ−2Rはしご形と呼ばれる。付加的な
20キロオーム脚164mが脚164lと抵抗168kとの接合に接続
される。
基準信号VREFが40で示される１つの入力において回路網
160に印加される。抵抗回路網160のＲ−2Rはしご形がＲ
−2Rはしご形の抵抗脚164aないし164mに流れる２進法的
に重み付けられた電流を生じさせる。例えば、抵抗脚16
4aないし164mの各々を同じ電位に接続すると、回路網16
0を流れる全電流の半分が脚164aを通り、４分の１の電
流が脚164bを通り、８分の１の電流が脚164cを通り、以
下同様にして1/212の電流が脚164lと164mの各々を流れ
る。
先述のように、変換器150がOUT2とOUT1で指される２つ
の出力を有し、出力OUT2が模擬的に示されているように
外部に結合されて接地される。出力OUT1はスイツチ162a
ないし162lの各々の１つの極に接続され、もう１つの出
力OUT2はスイツチ162aないし162lのもう一方の極に接続
される。スイツチ162aないし162lの状態は逐次近似レジ
スタ22の12ビツト出力B11ないしB0の各々の論理的状態
によつて制御される。例えば、SAレジスタ22の出力B11
ないしB0の論理的状態が全て論理値１であれば、脚164a
ないし164lの各々が第５図に示されるように出力OUT1に
接続される。しかし、SAレジスタ22の出力が論理値０で
ある論理状態であれば常に、関連するスイツチ162aない
し162lが関連する回路網脚を出力OUT2に接続する。この
ようにして、出力OUT1とOUT2がスイツチ162aないし162l
の状態に依つて、回路網脚164aないし164lを流れる選択
された個々の電流を加算するための加算接合を形成す
る。
出力OUT1が抵抗170を通じてアナログ入力信号VINに結合
される。出力OUT1での電位は入力電圧VINとVREFの相対
的な大きさとスイツチ162aないし162lの各々の状態に依
存する。VREFがVINの全目盛値のマイナス7/8倍に等しけ
れば、スイツチ162aないし162lの状態を制御する逐次近
似レジスタ22の出力がアナログ入力信号VINの正しいデ
イジタル表示を含む場合に出力OUT1での電位がOUT2での
電位に等しくなるよう定められている。従つて、SAレジ
スタ22に記憶されているデイジタル数が大き過ぎれば、
OUT1での電位が負になつて比較回路28の出力制御信号線
路32において論理値０を生じる。あるいはまた、SAレジ
スタ22に記憶されているデイジタル数が低すぎれば出力
OUT1での電位が正となつて出力線路32において論理値１
を生じる。先述のように、出力線路32での論理値１は第
１の８ビツトの位相をテストしている間にカウンタ62を
して増大せしむるか、または変換処理の逐次近似部分の
間にJKフリップフロップ91ないし94に１をセツトせしむ
る。
要約すると、アナログ入力信号VINが２つの主要な段階
により12ビツトのデイジタル表示に変換される。第１段
階では、８ビツト並列式A/D変換器16が８個の最も重要
なビツトを１回に４ビツトずつ同時に計算する。残りの
４ビツトが逐次近似アナログデイジタル変換器18により
計算される。逐次近似変換器は８ビツト並列式A/D変換
器16により計算された８個の最も重要なビツト（並列式
変換での最大限の不正確さを許容するために適当な値を
減算する）から出発して逐次近似レジスタ22の残りの４
個のビツト位置にあらかじめセツトされた値を記憶させ
る。残りの４ビツトを計算する前に、逐次近似変換器18
が８個の最も重要なビツトが正しい事を保証するための
必要に応じて並列式変換器16の８ビツトの結果を増大さ
せる。次に逐次近似変換器18がSAR22の出力のアナログ
値をアナログ入力信号VINと比較して残りの４個のビツ
ト位置の各々をテストしかつセツトする。
本願発明では、12ビツト用アナログ入力が２つの信号、
すなわち、８ビツトの上位ビツト信号と４ビツトの下位
ビツト信号である。４ビツトは、誤差範囲入力26に記憶
される。変換器16は、８ビツトの方をデイジタル計算す
る。４ビツトの方は、レジスタ22によつてデイジタル計
算される。もし、比較器28からのデイジタル変換出力が
精度良くアナログ入力信号を表わしていれば、４ビツト
誤差信号は、加算されない。そうでない場合には、４ビ
ツト誤差信号は８ビツト変換信号に加算される。このよ
うにして本願発明においては、特開昭58−75324号公報
に記憶されたA/D変換器に比して高精度が保証されるの
である。
当然ながら本発明の様々な見地における修正は当業者に
明らかであり、あるものは研究の後にのみ明らかとなり
また他のものは単に型通りの電子設計に関する事柄であ
る。例えば、変換器10は単一のモノリシツク集積回路チ
ツプとして構成可能である。さらに、本発明のアナログ
デイジタル変換器では本出願と同一譲渡人所有の「高性
能フラツシユアナログデイジタル変換器」（“Improved
Flash Analog to Digital Converter"）と題するTunc
Dolucaによる別途出願に開示される変換器のような他の
型の並列式変換器を用いてもよい。他の実施例も可能で
あつてその詳細設計は個々の適用に依る。それ自体とし
て本発明の範囲はここに記述した特定の実施例に限定さ
れるべきでなく、ただ本特許請求の範囲とその等価物に
よつてのみ定められるべきである。
【図面の簡単な説明】
第１図は本発明によるアナログデイジタル変換器の概略
的なブロツク線図、第２図は第１図における変換器の一
部に関するより詳細な概略図、第３図は第１図における
変換器の一部に関するより詳細な概略図、第４図は第２
図と第３図における変換器の様々な信号に関するタイミ
ング図、第５図は第２図におけるデイジタルアナログ変
換器に関する概略図である。 （符号の説明） 10……アナログデイジタル変換器、16……８ビツト並列
式アナログデイジタル変換器、18……逐次近似変換器、
20……制御論理装置、22……12ビツト逐次近似レジス
タ、24……全加算器、26……最大誤差調整回路、28……
比較回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】アナログ入力信号を複数の上位ビットと複
    数の下位ビットとを含むｎビットのデイジタル値に変換
    するアナログデイジタル変換器であって、 アナログ入力信号に直接応答して、該アナログ入力信号
    のアナログ値を前記上位ビットのビット数を有する近似
    したデイジタル値に変換する並列式アナログデイジタル
    （A/D）変換器と、 前記並列式A/D変換器の既知の最大可能誤差に対応する
    所定のデイジタル値を前記近似したデイジタル値から減
    算または前記近似したデイジタル値に加算して前記近似
    したデイジタル値の誤差調整を行う最大可能誤差調整回
    路と、 ｎビットのうちの上位ビットに前記誤差調整されたデイ
    ジタル値を格納し、複数の下位ビットを付加するｎビッ
    トの逐次近似レジスタと、 前記逐次近似レジスタ内のｎビットのデイジタル値をア
    ナログ値に変換した後、該変換されたアナログ値と前記
    アナログ入力信号のアナログ値とを比較し、その比較結
    果に応じた出力を与える比較回路と、 前記比較回路からの出力に応答して前記逐次近似レジス
    タのデイジタル値の前記下位ビットの各ビットを逐次テ
    ストすることにより、前記逐次近似レジスタに格納され
    たデイジタル値をアナログ変換して得られたアナログ値
    と前記アナログ入力信号のアナログ値とが実質的に等し
    くなるように前記逐次近似レジスタ内の下位ビットのビ
    ット値を変更することができる制御論理装置と を含むことを特徴とするアナログデイジタル変換器。
  2. 【請求項２】アナログ入力信号を複数の上位ビットと複
    数の下位ビットとを含むｎビットのデイジタル値に変換
    するアナログデイジタル変換器であって、 アナログ入力信号に直接応答して、該アナログ入力信号
    のアナログ値を前記上位ビットのビット数を有する近似
    したデイジタル値に変換する並列式アナログデイジタル
    （A/D）変換器と、 前記並列式A/D変換器の既知の最大可能誤差に対応する
    所定のデイジタル値を前記近似したデイジタル値から減
    算または前記近似したデイジタル値に加算して前記近似
    したデイジタル値の誤差調整を行う最大可能誤差調整回
    路と、 ｎビットのうちの上位ビットに前記誤差調整されたデイ
    ジタル値を格納し、複数の下位ビットを付加するｎビッ
    トの逐次近似レジスタと、 前記逐次近似レジスタ内のｎビットのデイジタル値をア
    ナログ値に変換した後、該変換されたアナログ値と前記
    アナログ入力信号のアナログ値とを比較し、その比較結
    果に応じた出力を与える比較回路と、 前記比較回路からの出力に応答して前記逐次近似レジス
    タのデイジタル値の前記上位ビットの下位側のビットに
    加算または減算をおこなった後、前記逐次近似レジスタ
    のデイジタル値の前記下位ビットの各ビットを逐次テス
    トすることにより、前記逐次近似レジスタに格納された
    デイジタル値をアナログ変換して得られたアナログ値と
    前記アナログ入力信号のアナログ値とが実質的に等しく
    なるように前記逐次近似レジスタ内の下位ビットのビッ
    ト値を変更することができる制御論理装置と を含むことを特徴とするアナログデイジタル変換器。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63198418A (ja) * 1987-02-13 1988-08-17 Sony Corp 並列型ａ／ｄコンバ−タ
US4749984A (en) * 1987-06-29 1988-06-07 Rca Corporation Subranging A/D converter with converging digitally controlled voltages
KR890003136A (ko) * 1987-07-22 1989-04-13 강진구 전병렬 축차 비교형 아날로그-디지탈 변환기
DE69330350T2 (de) * 1993-12-15 2001-09-20 Stmicroelectronics S.R.L., Agrate Brianza Digitale Korrektur für fehlende Codes, die durch kapazitive Fehlanpassungen in Schrittweiserannährungs/AD verursacht werden
DE69507023T2 (de) * 1994-04-29 1999-06-10 Analog Devices Inc., Norwood, Mass. Ladungswiederverteilung-ad-wandler mit systemeichung
US5668551A (en) * 1995-01-18 1997-09-16 Analog Devices, Inc. Power-up calibration of charge redistribution analog-to-digital converter
US5621409A (en) * 1995-02-15 1997-04-15 Analog Devices, Inc. Analog-to-digital conversion with multiple charge balance conversions
US5675340A (en) * 1995-04-07 1997-10-07 Iowa State University Research Foundation, Inc. Charge-redistribution analog-to-digital converter with reduced comparator-hysteresis effects
US5920275A (en) * 1996-09-09 1999-07-06 Iowa State University Research Foundation, Inc. Analog-to-digital converter using weighted capacitor array and interpolating comparator
US6163291A (en) * 1998-01-21 2000-12-19 Texas Instruments Incorporated Successive approximation analog to digital converter with bit error correction
US6452528B1 (en) * 1998-07-22 2002-09-17 Photobit Corporation Double comparison successive approximation method and apparatus
US6611222B1 (en) 2002-06-03 2003-08-26 Charles Douglas Murphy Low-complexity high-speed analog-to-digital converters
US6828927B1 (en) 2002-11-22 2004-12-07 Analog Devices, Inc. Successive approximation analog-to-digital converter with pre-loaded SAR registers
US7515083B2 (en) * 2006-12-18 2009-04-07 Industrial Technology Research Institute Analog-to-digital converting system
US7782234B2 (en) * 2007-05-31 2010-08-24 Analog Devices, Inc. Successive approximation analog-to-digital converter with inbuilt redundancy
US7796077B2 (en) * 2007-09-13 2010-09-14 Texas Instruments Incorporated High speed high resolution ADC using successive approximation technique
DE102013222252B4 (de) 2013-10-31 2023-06-15 Renesas Electronics Germany GmbH Verfahren und Schaltung für einen Analog-Digital-Kapazitätswandler
US9608655B1 (en) 2016-02-09 2017-03-28 Analog Devices, Inc. ADC background calibration with dual conversions
US9882575B1 (en) 2016-10-14 2018-01-30 Analog Devices, Inc. Analog-to-digital converter with offset calibration
US9912343B1 (en) 2016-12-07 2018-03-06 Analog Devices, Inc. Analog to digital converter with background calibration techniques
US10868557B2 (en) 2018-03-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd Analog to digital converter with current steering stage
US10608655B1 (en) 2018-12-06 2020-03-31 Analog Devices, Inc. Inter-stage gain calibration in double conversion analog-to-digital converter

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3697978A (en) * 1970-10-19 1972-10-10 Singer Co Analog-to-digital converter
US4006475A (en) * 1973-12-04 1977-02-01 Bell Telephone Laboratories, Incorporated Digital-to-analog converter with digitally distributed amplitude supplement
US3938188A (en) * 1974-08-27 1976-02-10 Nasa Analog to digital converter
JPS5675727A (en) * 1979-11-24 1981-06-23 Matsushita Electric Ind Co Ltd A-d converter
US4485372A (en) * 1981-10-09 1984-11-27 Analog Devices, Incorporated Two-stage a-to-d converter
JPS5875324A (ja) * 1981-10-29 1983-05-07 Toshiba Corp Ａ−ｄ変換器

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Publication number Publication date
DE3586862D1 (de) 1993-01-14
US4641129A (en) 1987-02-03
DE3586862T2 (de) 1993-06-17
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EP0151469A3 (en) 1989-04-26

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