JP3169651B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特にフォトレジストを非イオン注入領域マス
クとして半導体ウェーハ表面全面に向ってイオン注入を
行う半導体装置の製造方法に関する。
に係わり、特にフォトレジストを非イオン注入領域マス
クとして半導体ウェーハ表面全面に向ってイオン注入を
行う半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来のイオン注入方法としては、図２に
示すように、非イオン注入領域のマスクとしてのアルミ
ニウムなどのメタルを半導体ウェーハ１の上に形成後、
フォトリソグラフィー法及びドライエッチング法により
パターニングを行って、非イオン注入領域をアルミニウ
ムなどのメタル２によりマスキングしてイオン注入４を
行うメタルマスク法や、あるいは図３に示すように、半
導体ウェーハ１の上にマスク材としてフォトレジスト３
そのものを用いてイオン注入４を行うレジストマスク法
がある。
示すように、非イオン注入領域のマスクとしてのアルミ
ニウムなどのメタルを半導体ウェーハ１の上に形成後、
フォトリソグラフィー法及びドライエッチング法により
パターニングを行って、非イオン注入領域をアルミニウ
ムなどのメタル２によりマスキングしてイオン注入４を
行うメタルマスク法や、あるいは図３に示すように、半
導体ウェーハ１の上にマスク材としてフォトレジスト３
そのものを用いてイオン注入４を行うレジストマスク法
がある。
【０００３】
【発明が解決しようとする課題】この従来のメタルマス
ク法によるイオン注入では、デバイスの高集積化に伴な
い、ドライエッチングによるパターニング精度を保つ必
要があり、且つ、ドライエッチング時の非エッチング部
のマスクとしてフォトレジストを用いたフォトリソグラ
フィー法をも使用しており、工程の簡略化及び加工寸法
制御の簡略化の為に、現在は、ほとんどがレジストマス
ク法に移行してきている。しかしながら、レジストマス
ク法では、フォトレジストの表面導電性が悪い為に、イ
オン注入時に注入ビームの静電化により、フォトレジス
トがチャージアップし、デバイス中の薄いゲート酸化膜
等が劣化、または破壊するという問題点があった。
ク法によるイオン注入では、デバイスの高集積化に伴な
い、ドライエッチングによるパターニング精度を保つ必
要があり、且つ、ドライエッチング時の非エッチング部
のマスクとしてフォトレジストを用いたフォトリソグラ
フィー法をも使用しており、工程の簡略化及び加工寸法
制御の簡略化の為に、現在は、ほとんどがレジストマス
ク法に移行してきている。しかしながら、レジストマス
ク法では、フォトレジストの表面導電性が悪い為に、イ
オン注入時に注入ビームの静電化により、フォトレジス
トがチャージアップし、デバイス中の薄いゲート酸化膜
等が劣化、または破壊するという問題点があった。
【０００４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、マスクとしてのフォトレジストを塗布し、パ
ターニングの為の露光後に、フォトレジスト表面にスパ
ッタリング法によりアルミニウムなどのメタルを室温程
度で非連続の核形成段階程度にスパッタ形成させ、その
後のフォトレジスト現像処理により、イオン注入領域の
みの不要なメタルをリフトオフしてからイオン注入を行
っている。
造方法は、マスクとしてのフォトレジストを塗布し、パ
ターニングの為の露光後に、フォトレジスト表面にスパ
ッタリング法によりアルミニウムなどのメタルを室温程
度で非連続の核形成段階程度にスパッタ形成させ、その
後のフォトレジスト現像処理により、イオン注入領域の
みの不要なメタルをリフトオフしてからイオン注入を行
っている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１の（Ａ）は本発明の実施例の半導体ウェーハ断
面図である。図１の（Ｂ）はその上面図である。本発明
は半導体ウェーハ１の表面にフォトレジスト３を塗布，
露光後、メタルを室温程度でレジスト表面全面に非連続
な核形成の段階程度にスパッタ形成させ、その後のフォ
トレジスト現像処理によりイオン注入領域のフォトレジ
スト除去と共にその部分のメタルをリフトオフし、非イ
オン注入領域のフォトレジスト表面のみを核状のメタル
２が覆った状態で、半導体ウェーハ１の表面全面に向っ
てイオン注入４を行い、半導体ウェーハ１のマスクされ
ない部分５に選択的にイオン注入する半導体装置の製造
方法である。
る。図１の（Ａ）は本発明の実施例の半導体ウェーハ断
面図である。図１の（Ｂ）はその上面図である。本発明
は半導体ウェーハ１の表面にフォトレジスト３を塗布，
露光後、メタルを室温程度でレジスト表面全面に非連続
な核形成の段階程度にスパッタ形成させ、その後のフォ
トレジスト現像処理によりイオン注入領域のフォトレジ
スト除去と共にその部分のメタルをリフトオフし、非イ
オン注入領域のフォトレジスト表面のみを核状のメタル
２が覆った状態で、半導体ウェーハ１の表面全面に向っ
てイオン注入４を行い、半導体ウェーハ１のマスクされ
ない部分５に選択的にイオン注入する半導体装置の製造
方法である。
【０００６】
【発明の効果】以上説明したように本発明は、フォトレ
ジストマスクの露光後、表面全面に非連続な核形成の段
階のメタルをスパッタ形成し、その後のイオン注入部分
の選択的なフォトレジスト現像処理により、イオン注入
部分のみのメタルをリフトオフして表面全面にイオン注
入を行う方法としたので、フォトレジストの表面導電性
が改善され、イオン注入時の注入ビームの正電荷による
フォトレジストのチャージアップが緩和され、デバイス
中の薄いゲート酸化膜等の劣化、または破壊を防止する
という効果がある。また、レジストマスク法と同様、フ
ォトレジストを現像処理するだけで、不要なフォトレジ
ストの除去と当時に選択的に不要な部分のメタルがリフ
トオフされる為、従来のメタルマスク法のように寸法精
度や断面形状の制御の難かしいとされるメタルのドライ
エッチングによるパターンが不要となり、工程が簡略化
されるという効果がある。
ジストマスクの露光後、表面全面に非連続な核形成の段
階のメタルをスパッタ形成し、その後のイオン注入部分
の選択的なフォトレジスト現像処理により、イオン注入
部分のみのメタルをリフトオフして表面全面にイオン注
入を行う方法としたので、フォトレジストの表面導電性
が改善され、イオン注入時の注入ビームの正電荷による
フォトレジストのチャージアップが緩和され、デバイス
中の薄いゲート酸化膜等の劣化、または破壊を防止する
という効果がある。また、レジストマスク法と同様、フ
ォトレジストを現像処理するだけで、不要なフォトレジ
ストの除去と当時に選択的に不要な部分のメタルがリフ
トオフされる為、従来のメタルマスク法のように寸法精
度や断面形状の制御の難かしいとされるメタルのドライ
エッチングによるパターンが不要となり、工程が簡略化
されるという効果がある。
【図１】本発明の一実施例を示す半導体ウェーハの縦断
面図（Ａ）およびその上面図（Ｂ）。
面図（Ａ）およびその上面図（Ｂ）。
【図２】従来技術のメタルマスク法を示す断面図。
【図３】従来技術のレジストマスク法を示す断面図。
１ 半導体ウェーハ ２ メタル ３ フォトレジスト ４ イオンビーム ５ 半導体ウェーハのマスクをしないでイオン注入さ
れる部分
れる部分
Claims (2)
- 【請求項１】 フォトレジストをマスクとして半導体ウ
ェーハの所望の領域にイオン注入を行う半導体装置の製
造方法において、前記半導体ウェーハ上にフォトレジス
トを塗布してパターン形成の為の露光を行った後に、メ
タルをレジスト表面に非連続の核形成の段階程度にスパ
ッタ形成させ、その後の前記フォトレジスト現像処理に
より、イオン注入領域上の前記メタルをリフトオフして
除去し、非イオン領域のフォトレジスト表面のみを前記
核状のメタルが覆った状態で、前記ウェーハ表面にイオ
ン注入を行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記メタルのスパッタは室温で行うこと
を特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29535991A JP3169651B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29535991A JP3169651B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136077A JPH05136077A (ja) | 1993-06-01 |
| JP3169651B2 true JP3169651B2 (ja) | 2001-05-28 |
Family
ID=17819602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29535991A Expired - Fee Related JP3169651B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3169651B2 (ja) |
-
1991
- 1991-11-12 JP JP29535991A patent/JP3169651B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05136077A (ja) | 1993-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010227 |
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