JPH01165162A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ
　Ｄｒａｉｎ）構造のＭＩＳ型トランジスタを有する半
導体記憶装置の製造方法において、ＴＡＴ　（ターンア
ラウンドタイム。納期に該当し、プログラムデータを指
定してから製品納入までの時間。）を大幅に短縮できる
半導体記憶装置の製造方法に関するものである。

〔説明の概要〕

本発明は、直列接続されたＭＩＳ型トランジスタ列で構
成されたメモリセル部と、少なくとモトレイン領域が低
濃度不純物領域と高濃度不純物領域とからなるＭＩＳ型
トランジスタを有する周辺回路部とを備えた半導体記憶
装置の製造方法において、半導体基体上に第１の絶縁膜
で覆われ、ソース、ドレイン領域に低濃度不純物領域が
形成されたゲート電極を形成し、上記ゲート電極側壁部
に第２の絶縁膜を形成した後、上記メモリセル部の上記
ゲート電極のうち、所定の上記ゲート電極側部の上記第
２の絶縁膜を少なくとも選択的に除去し、次いで、上記
第２の絶縁膜を除去したゲート電極下の上記半導体基体
に不純物を導入することにより、プログラムが決まるま
でに多くの部分を形成しておけるようにして、ＴＡＴを
大幅に短縮した半導体記憶装置を得られるようにしたも
のである。

〔従来の技術〕

従来はマスクＲＯＭ　（マスクＲＯＭは、データの書き
込みをウェハプロセス中に行ってしまうＲＯＭ　（Ｒｅ
ａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）のことをいう）として
コンタクト孔プログラム方式のＮＯＲ型が主流であった
が、集積度が向上するにつれ、イオン注入プログラム方
式のＮＡＮＤ型が主流になりつつある。また、高集積化
とともにＬＤＤ構造のトランジスタを採用する傾向があ
り、ＬＤＤ構造にすることによってドレイン近傍の高電
界によってホットエレクトロンがゲート絶縁膜中に注入
されてトランジスタ特性が劣化するのを防止することが
できる。マスクＲＯＭのプログラム方式の技術としては
、菅野卓雄監修、香山晋編、超高速ディジタルデバイス
・シリーズ「２超高速ＭＤＳデバイス」（培風館）に記
載がある。

以下にＬＤＤ構造のトランジスタを有する半導体記憶装
置の製造方法について具体的に図面を用いて説明する。

半導体記憶装置としては、読み出し専用メモリに適用す
ることができる。

第４図（ａｌ〜（Ｃ）は従来の半導体記憶装置の製造方
法の一例を説明するための図である。

この図において、１は例えばＳｉからなる半導体基体、
２は例えばＳｉＯ□からなる素子分離絶縁膜、３は例え
ばＳｉＯ□からなるゲート絶縁膜、４はレジスト、５は
データの書き込み領域、６は例えばポリＳｉからなるゲ
ート電極、７は低濃度不純物領域、８は例えばＳｉＯ２
からなる絶縁膜、９は高濃度不純物領域、１０は例えば
ＳｉＯ□（ＰＳＧでもよい）からなる層間絶縁膜、１１
はたとえばＡｔからなる配線層である。

なお、ソース、ドレイン領域は低濃度不純物領域７と高
濃度不純物領域９とから構成される。

次にその製造工程について説明する。

まず、第４図（ａ）に示すように、熱酸化とフォトエツ
チングにより半導体基体上に素子分離絶縁膜２を形成し
た後、熱酸化によりゲート絶縁膜３を形成する。次いで
、イオン注入によりレジスト４をマスクにして不純物（
例えばｐ”）を導入してデータの書き込みを行う。この
時、データの書き込み領域５が形成され、不純物が打ち
込まれたところがデプレッショントランジスタになる。

次に、第４１山）に示すように、レジスト４を除去した
後、例えばＣＶＤによりポリＳｉを堆積し、ポリＳｉの
不要な部分を選択的にエツチングして、ゲート電極６を
形成する。次いで、イオン注入によりゲート電極６をマ
スクにして不純物（例えばＰａを導入して低濃度不純物
領域７を形成し、例えばＣＶＤによりＳｉＯ□を全面に
堆積した後、例えばＲＩＥによりＳｉＯ□の不要な部分
を選択的にエツチングしてゲート電極壁部に絶縁膜８を
形成する。

次いで、イオン注入により絶縁膜８をマスクにして不純
物（例えばＡｓ”）を導入して高濃度不純物領域９を形
成する。

そして、例えばＣＶＤによりＳｉＯ□を堆積した後、例
えばＲＩＥによりＳｉｎｇの不要な部分を選択的にエツ
チングして眉間絶縁膜１０を形成した後、配線層１１を
高濃度不純物Ｍ３４９とコンタクトをとるように形成す
ることにより、第４図（ｅ）に示すような半導体記憶装
置が完成する。

〔発明が解決しようとする問題点〕

上記した従来の製造方法によって得られた半導体記憶装
置は、トランジスタのしきい値電圧を変化させることに
よって０”、“ｌ”のデータを書き込むのが一般的であ
るが、工程的にはゲート絶縁膜３を形成し、レジストに
よるマスク工程を用いてイオン注入によりデータの書き
込みをしてデータの書き込み領域５を形成した後、ゲー
ト電極６、ソース、ドレイン領域等と形成していくので
、プロクラムが決まるまでデータの書き込み領域５を形
成できず、かつ書き込み後各領域の形成を行うことにな
るので、ＴＡＴが非常に長くなってしまうという欠点が
ある。

〔発明の目的〕

本発明は、かかる問題点を解決するためになされたもの
で、データの書き込みをソース、ドレイン領域の形成後
に行うことができ、ＴＡＴを大幅に短縮できる半導体記
憶装置の製造方法を得ることを目的とする。

〔問題点を解決するための手段〕

本発明に係る半導体記憶装置の製造方法は、半導体基体
上に第１の絶縁膜で覆われ、ソース、ドレイン領域に低
濃度不純物領域が形成されたゲート電極を形成する工程
と、ゲート電極側壁部に第２の絶縁膜を形成する工程と
、メモリセル部のゲート電極のうち、所定のゲート電極
側部の第２の絶縁膜を少なくとも選択的に除去する工程
と、第２の絶縁膜を除去したゲート電極下の半導体基体
に不純物を導入する工程を備えたものである。

本発明の構成について、後記詳述する本発明の一実施例
を用いて説明すると、次のとおりである。

即ち、本発明の半導体記憶装置の製造方法は、第１図（
ａ）〜（ｅ）に例示するように、半導体基体１上に第１
の絶縁膜８ａでおおわれ、ソース、ドレイン領域１２低
濃度不純物領域７が形成されたゲート電極６を形成しく
第１図（ａｌ）、第１図（ｂ）に示すようにゲート電極
６側壁部に第２の絶縁膜８ｂを形成した後、第１図（Ｃ
）に示すようにメモリセル部のゲート電極６のうち、所
定のゲート電極６側部の第２の絶縁膜８ｂを少なくとも
選択的に除去し、そして第１図（ｅ）に示すように第２
の絶縁膜８ｂを除去したゲート電極６下の半導体基体１
に不純物（実施例ではＡｓ”）を導入するものである。

本発明において、半導体基体上に第１の絶縁膜でおおわ
れ、ソース、ドレイン領域に低濃度不純物領域が形成さ
れたゲート電極を形成する工程とは、ゲート電極を第１
の絶縁膜で覆う前に不純物を導入してソース、ドレイン
領域に低濃度不純物領域を形成した後、ゲート電極を第
１の絶縁膜で覆う場合の工程である態様と、ゲート電極
を第１の絶縁膜で覆った後、不純物を導入してソース。

ドレイン領域に低濃度不純物領域を形成する場合の工程
である態様とを含むものである。

また、本発明において、メモリセル部のゲート電極のう
ち、所定のゲート電極側部の第２の絶縁膜を少なくと選
択的に除去する工程とは、バンチスルーさせたいトラン
ジスタのゲート電極側部の第２の絶縁膜を少なくとも除
去する工程であればよく、メモリセル部のゲート電極側
部の第２の絶縁膜を全て除去するのでもよい。

〔作用〕

本発明においては、データの書き込みがバンチスルー用
の不純物領域の例えば熱拡散によりソース、ドレイン領
域がゲート電極下でつながり、パンチスルーすることに
より行われるため、ＴＡＴを大幅に短縮することができ
る。

〔実施例〕

以下第１図を参照して、本発明の一実施例を説明する。

なお、当然のことであるが、本発明は以下に述べる実施
例に限定されるものではない。

第１図（ａ）〜＋８）は本発明の半導体記憶装置の製造
方法の一実施例を説明するための図である。半導体記憶
装置としては読み出し専用メモリに適用することができ
る。

この図において、第４図（３）〜（Ｃ）と同一符号は同
一または相当部分を示し、８ａは例えばＳｉＪ、からな
る第１の絶縁膜で、ゲート絶縁膜３とエツチング特性が
異なる。８ｂは例えばＳｉＯ□からな゛る第２の絶縁膜
、２１はソース、ドレイン領域のパンチスルー用の不純
物領域である。

なお、メモリセル部は第１図（ｅ）に示すように左側の
２個の直列接続されたＭＩＳ型トランジスタ列で構成さ
れており、周辺回路部は図面（第１図（ｅ））右側の配
線層１１で挟まれたソース、ドレイン領域が低濃度不純
物領域７と高濃度不純物領域９とからなるＭＩＳ型トラ
ンジスタを備えている。

次にその製造工程について説明する。

まず、第１図（ａ）に示すように、熱酸化とフォトエツ
チングにより半導体基体ｌ上に素子分離絶縁Ｊｉｆｆ２
を形成した後、熱酸化によりゲート絶縁膜３を形成する
０次いで、例えばポリＳｉを堆積し、ポリＳｉの不要な
部分を選択的にエツチングしてゲート電極６を形成した
後、例えばＣＶＤによりＳｉ３Ｎ、を堆積して膜厚３０
０Ａ程度の第１の絶縁膜８ａを形成する。次いで、イオ
ン注入によりソース、ドレイン領域に不純物（例えばｐ
”）を導入して抵濃度領域７を形成する。これが本発明
の半導体基体上に第１の絶縁膜で覆われ、ソース、ドレ
イン領域に低濃度不純物領域が形成されたゲート電極を
形成する工程に該当する。

次に、第１図（ｂｌに示すように、例えばＣＶＤにより
ＳｉＯ□を全面に堆積し、例えばＲＩＥにより全面をエ
ッチバックすることによりゲート電極６側壁部に第２の
絶縁膜８ｂを形成する。これが本発明のゲート電極側壁
部に第２の絶縁膜を形成する工程に該当する。次いで、
イオン注入により第２の絶縁膜８ｂをマスクにして不純
物（例えばＡｓ　”）を導入して高濃度不純物領域９を
形成する。

次に、第１図（Ｃ）に示すように、フォトレジスト工程
を用いて周辺回路部分をレジストで覆い、例えばウェッ
トエツチングによりレジストをマスクにしてメモリセル
部のゲート電極６側部の第２の絶縁膜８ｂを選択的に除
去する。これが本発明のゲート電極側部の第２の絶縁膜
を選択的に除去する工程に該当する。

次に、第１図（ｄ）に示すようにレジスト４を塗布した
後、ソース、ドレイン領域をバンチスルーさせたいトラ
ンジスタ部（第２の絶縁膜８ｂが除去されたトランジス
タ部で、例えばデプレッションＭＯＳ）ランリスタ）だ
けを開口するマスク（図示せず）によりレジスト４をパ
ターニングし、イオン注入によりレジスト４をマスクに
して不純物（例えばｐ”）を導入してパンチスルー用の
不純物領域２１を形成する。この時、ドーズ量はＩ　Ｘ
ＩＯ”ｅｌｍ　−”程度である。

そして、熱処理で拡散することにより（特にパンチスル
ー用の不純物領域２１）、ソース、ドレイン領域がゲー
ト電極６下でつながりバンチスルーする。これが本発明
のゲート電極下の半導体基体に不純物を導入する工程に
該当する。次いで、例えばＣＶＤによりＳｉｎｇを堆積
し、例えばＲＩＨによりＳｉｎｇの不要な部分を選択的
にエツチングして層間絶縁膜１０を形成した後、配線層
１１を高濃度不純物領域１９とコンタクトをとるように
形成することにより、第１図（ｅ）に示すような半導体
記憶装置が完成する。

即ち、上記実施例では、データの書き込みがパンチスル
ー用の不純物領域２１の熱拡散によりソース、ドレイン
領域がゲート電極６下でつながり、バンチスルーするこ
とにより行われるため、ＴＡＴを大幅に短縮することが
できる。

なお、上記実施例では、ゲート電極６を第１の絶縁膜８
ａで覆った後、不純物を導入してソース。

ドレイン領域に低濃度不純物領域７を形成する場合につ
いて説明したが、本発明はこれに限定されるものではな
く、ゲート電極６を第１の絶縁膜８ａで覆う前に不純物
を導入して低濃度不純物領域７を形成する場合であって
もよい。

また、上記実施例では第１図（Ｃ）に示す塩にメモリセ
ル部のトランジスタ全ての第２の絶縁膜８ｂを除去した
後、第１図（ｄ）に示すように不純物を導入してパンチ
スルー用の不純物領域２１を形成する場合について述べ
たが、これに限定されるものではなく、第２図（ａ）に
示すようにメモリセル部のバンチスルーーさせたいトラ
ンジスタのみの第２の匁色縁膜８ｂを除去した後、第２
図（ｂ）に示すように不純物を導入してパンチスルー用
の不純物領域２１を形成する場合であってもよい。この
場合も第１図で説明した上記実施例と同様第２図（Ｃ）
に示すように、ゲート電極６下でソース、ドレイン領域
をバンチスルーさせることができる。

また、上記実施例では、第１図（ｂ）に示すように第２
の絶縁膜８ｂをマスクにして高濃度不純物領域９を形成
し、第１図（ｄｌに示すようにバンチスルーさせたいト
ランジスタのソース、ドレイン領域にパンチスルー用の
不純物領域２１を形成する場合について述べたが、これ
に限定されるものではなく、第３図（ａ）に示すように
、第１図（ｂ）に示す高濃度不純物領域９を形成せずに
メモリセル部のバンチスルーさせたいトランジスタのみ
の第２の絶縁膜８ｂを除去した後、第３図（ｂ）に示す
ように全面に不純物（例えばＡｓ　”）を導入して高濃
度不純物領域９とバンチスルー用の不純物領域２１を同
時に形成してもよい。この場合もゲート長を適宜短く設
定し、注入条件を適宜設定すれば、第３図（Ｃ）に示す
ように、ゲート電極６下でソース、ドレイン領域をパン
チスルーさせることができる。

〔発明の効果〕

上述の如く、本発明によれば、データの占き込みをソー
ス、ドレイン領域の形成後に行うことができ、ＴＡＴを
大幅に短縮できるという効果がある。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置の製造方法の一実施例
を説明するための図、第２図及び第３図は本発明の半導
体記憶装置の製造方法の他の実施例を説明するための図
、第４図は従来の半導体記憶装置の他の実施例を説明す
るための図である。 ｌ・・・・・・半導体基体、６・・・・・・ゲート電極
、７・・・・・・低濃度不純物領域、８ａ・・・・・・
第１の絶縁膜、８ｂ・・・・・・第２の絶縁膜、９・・
・・・・高濃度不純物領域。

Claims (1)

1. 【特許請求の範囲】 １、直列接続されたＭＩＳ型トランジスタ列で構成され
   たメモリセル部と、少なくともドレイン領域が低濃度不
   純物領域と高濃度不純物領域からなるＭＩＳ型トランジ
   スタを有する周辺回路部とを備えた半導体記憶装置の製
   造方法において、半導体基体上に第１の絶縁膜で覆われ
   、ソース、ドレイン領域に低濃度不純物領域が形成され
   たゲート電極を形成する工程と、 上記ゲート電極側壁部に第２の絶縁膜を形成する工程と
   、 上記メモリセル部の上記ゲート電極のうち、所定の上記
   ゲート電極側部の上記第２の絶縁膜を少なくとも選択的
   に除去する工程と、 上記第２の絶縁膜を除去したゲート電極下の上記半導体
   基体に不純物を導入する工程とを備えたことを特徴とす
   る半導体記憶装置の製造方法。