JPH021942A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH021942A JPH021942A JP63142236A JP14223688A JPH021942A JP H021942 A JPH021942 A JP H021942A JP 63142236 A JP63142236 A JP 63142236A JP 14223688 A JP14223688 A JP 14223688A JP H021942 A JPH021942 A JP H021942A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置およびその製造方法に関し、さ
らに詳しくは、 ＭＯ５型電界効果トランジスタにおけ
る各配線層の配置、接続構造とその製造方法の改良に係
るものである。
らに詳しくは、 ＭＯ５型電界効果トランジスタにおけ
る各配線層の配置、接続構造とその製造方法の改良に係
るものである。
（従来の技術）
従来例によるこの種の半導体装置として、こＳでは、第
４図（ａ）ないしくＣ）にＭＯ５型電界効果トランジス
タの主要な製造段階を工程順に示し、また、第５図に同
第４図（Ｃ）工程終了後の平面パターンを示しである。
４図（ａ）ないしくＣ）にＭＯ５型電界効果トランジス
タの主要な製造段階を工程順に示し、また、第５図に同
第４図（Ｃ）工程終了後の平面パターンを示しである。
これらの第４図（ａ）ないしくＣ）において、従来例に
よるＭＯ５型電界効果トランジスタは、まず、第１導電
形、こＸではｐ形のシリコン半導体基板ｌ上に、所定の
活性領域範囲２を残して、素子間分離のための厚いフィ
ールド絶縁＠３を形成させておき（同図（ａ））、つい
で、この活性領域範囲２内での半導体基板１の主面上に
あって、上面部と側面部とが酸化膜などの絶縁膜５ａで
被覆され、下面部にゲート絶縁膜５ｂを介在させたゲー
ト電極。
よるＭＯ５型電界効果トランジスタは、まず、第１導電
形、こＸではｐ形のシリコン半導体基板ｌ上に、所定の
活性領域範囲２を残して、素子間分離のための厚いフィ
ールド絶縁＠３を形成させておき（同図（ａ））、つい
で、この活性領域範囲２内での半導体基板１の主面上に
あって、上面部と側面部とが酸化膜などの絶縁膜５ａで
被覆され、下面部にゲート絶縁膜５ｂを介在させたゲー
ト電極。
例えば、不純物をドープさせた多結晶シリコン層などに
よるゲート電極４を選択的に配設させ、かつこれらのフ
ィールド絶縁Ｅ１３．およびゲート電極４を被覆する絶
縁膜５ａをマスクに用いて、同半導体基板ｌの主面−ヒ
に、例えば、イオン注入法により、第２導電形、こＳで
は、リンとか砒素などのｎ形の不純物を高濃度に注入し
て、ｎ形のソース、ドレインの各領域６をそれぞれ選択
的に形成させる（同図（ｂ））。
よるゲート電極４を選択的に配設させ、かつこれらのフ
ィールド絶縁Ｅ１３．およびゲート電極４を被覆する絶
縁膜５ａをマスクに用いて、同半導体基板ｌの主面−ヒ
に、例えば、イオン注入法により、第２導電形、こＳで
は、リンとか砒素などのｎ形の不純物を高濃度に注入し
て、ｎ形のソース、ドレインの各領域６をそれぞれ選択
的に形成させる（同図（ｂ））。
続いて、これらの全面には、酸化膜などの層間絶縁膜７
を堆積させ、かつ前記ソース、ドレインの各領域６に対
応したこの層間絶縁膜７部分を選択的に除去して、コン
タクトホールとなる各開口部８ａをそれぞれに形成させ
るが、このとき、前記ゲート電極４とその後に形成され
る配線層との短絡を避けるために、このゲート電極４と
各開口部８ａとの間をそれぞれに距＠ｄだけづＳ距てる
ように位置付けさせておき、その後、これらの各開口部
８ａを通して、例えば、Ａ４などの配線材料を被着させ
た上で、これを所期通りにパターニングすることにより
、これらのソース、ドレインの各領域６に対する配線層
９をそれぞれ選択的に形成させる（同図（Ｃ））。
を堆積させ、かつ前記ソース、ドレインの各領域６に対
応したこの層間絶縁膜７部分を選択的に除去して、コン
タクトホールとなる各開口部８ａをそれぞれに形成させ
るが、このとき、前記ゲート電極４とその後に形成され
る配線層との短絡を避けるために、このゲート電極４と
各開口部８ａとの間をそれぞれに距＠ｄだけづＳ距てる
ように位置付けさせておき、その後、これらの各開口部
８ａを通して、例えば、Ａ４などの配線材料を被着させ
た上で、これを所期通りにパターニングすることにより
、これらのソース、ドレインの各領域６に対する配線層
９をそれぞれ選択的に形成させる（同図（Ｃ））。
また、首記ゲート型Ｊ４４に対する配線層（図示せず）
としては、前記第４図（Ｃ）工程終了後の平面パターン
である第５図に示されているように、同ゲート電極４を
前記一方のフィールド絶縁＠３上にまで延ばしておき、
前記ソース、ドレインの各領域６のための各開口部８ａ
の形成時点で、同様にこのゲート電極４のための開口部
８ｂを、そのフィールド絶縁膜３の位置で選択的に形成
させるようにし、この開口部８ｂを通して接続させるの
である。
としては、前記第４図（Ｃ）工程終了後の平面パターン
である第５図に示されているように、同ゲート電極４を
前記一方のフィールド絶縁＠３上にまで延ばしておき、
前記ソース、ドレインの各領域６のための各開口部８ａ
の形成時点で、同様にこのゲート電極４のための開口部
８ｂを、そのフィールド絶縁膜３の位置で選択的に形成
させるようにし、この開口部８ｂを通して接続させるの
である。
すなわち、以トの工程を経て製造される装置構成により
、ゲート電極およびソース、ドレインの各領域に対して
各配線層を接続させた所期のＭＯ５型電界効果トランジ
スタを得るのである。
、ゲート電極およびソース、ドレインの各領域に対して
各配線層を接続させた所期のＭＯ５型電界効果トランジ
スタを得るのである。
しかしながら、前記のように構成される従来のＭＯ５型
電界効果トランジスタにおいては、高密度！＆積化のも
とに、相互に可及的に接近して形成されるゲート電極お
よびソース、ドレインの各領域に対して、それぞれに配
線層を接続させるための各間【１部を形成させるのに、
余分なスペースを確保しなければならず、かつまた、各
開口部の配置位置についても制限を受けると云う不利が
あり、これらの各点が装置構成のより一層の高密度集積
化を進める上での障害になるものであった。
電界効果トランジスタにおいては、高密度！＆積化のも
とに、相互に可及的に接近して形成されるゲート電極お
よびソース、ドレインの各領域に対して、それぞれに配
線層を接続させるための各間【１部を形成させるのに、
余分なスペースを確保しなければならず、かつまた、各
開口部の配置位置についても制限を受けると云う不利が
あり、これらの各点が装置構成のより一層の高密度集積
化を進める上での障害になるものであった。
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、ゲート電極
およびソース、ドレインの各領域に対するそわぞれの配
線接続をなす各開口部の配置に制限、ないしは拘束を受
けることがなく、与えられるスペースを効果的に活用し
得るようにした。この種の半導体装置およびその製造゛
方法、こ２では、ＭＯ５型電界効果トランジスタおよび
その製造方法を提供することである。
なされたもので、その目的とするところは、ゲート電極
およびソース、ドレインの各領域に対するそわぞれの配
線接続をなす各開口部の配置に制限、ないしは拘束を受
けることがなく、与えられるスペースを効果的に活用し
得るようにした。この種の半導体装置およびその製造゛
方法、こ２では、ＭＯ５型電界効果トランジスタおよび
その製造方法を提供することである。
前記目的を達成するために、この発明に係る半導体装置
およびその製造方法は、ソース、ドレインの各領域に対
して、配線層とのコンタクトホールとなる開口部を直接
形成させずに、同ソース。
およびその製造方法は、ソース、ドレインの各領域に対
して、配線層とのコンタクトホールとなる開口部を直接
形成させずに、同ソース。
ドレインの各領域から、導電ｌ摸と絶縁膜との多層膜の
一端部をフィールド絶縁膜上に延在させて、このフィー
ルド絶縁膜上で開口部を形成させるようにし、また、多
層膜の他端部を絶縁膜で被覆させたゲート電極上に対向
して臨ませ、このゲート電極の開口部を自己整合的に形
成させるようにしたものである。
一端部をフィールド絶縁膜上に延在させて、このフィー
ルド絶縁膜上で開口部を形成させるようにし、また、多
層膜の他端部を絶縁膜で被覆させたゲート電極上に対向
して臨ませ、このゲート電極の開口部を自己整合的に形
成させるようにしたものである。
すなわち、この発明は、第１導電形の半導体基板の厚い
フィールド絶縁膜で囲まれた主面上に、ゲート絶縁膜を
介して設けられ、表面部を絶縁膜で被覆させたゲート電
極と、このゲート電極を挟んで拡散形成させた第２導電
形のソース、ドレインの各領域と、これらのソース、ド
レインの各領域に接して、一端部を前記フィールド絶縁
膜上に延在させ、他端部を前記ゲート電極の絶縁膜上に
対向して臨ませた４電膜、およびこれを覆う絶縁膜から
なる多層膜とを有し、前記ゲート電極の絶縁膜りでの各
多層膜の対向面に絶縁膜を自己整合的に形成させ、かつ
同対向面間のゲート電極を露出させて開口部とし、また
、前記フィールド絶縁膜十での芥多層膜の絶縁膜を一部
除去させ、導電膜を露出させて開口部とし、これらの各
開口部を通して配線層を接続形成させたことを特徴とす
る半導体装置であり、また、第１導電形の半導体基板の
厚いフィールド絶縁膜で囲まれた主面上に、上面部、側
面部を絶縁膜で被覆させ、かつ下面部にゲート絶縁膜を
介在させたゲート電極を設ける工程と、この絶縁膜で被
覆されたゲート電極をマスクに用い、ｒ１１記半導体基
板の主面上に、第２導電形の不純物をイオン注入させて
ソース、ドレインの各領域を拡散形成させる工程と、こ
れらのソース、ドレインの外領域に接して、一端部をｍ
ｌ記フィールド絶縁膜十に延在させ、他端部を前記ゲー
ト電極の絶縁膜上に対向して臨ませた導電膜。
フィールド絶縁膜で囲まれた主面上に、ゲート絶縁膜を
介して設けられ、表面部を絶縁膜で被覆させたゲート電
極と、このゲート電極を挟んで拡散形成させた第２導電
形のソース、ドレインの各領域と、これらのソース、ド
レインの各領域に接して、一端部を前記フィールド絶縁
膜上に延在させ、他端部を前記ゲート電極の絶縁膜上に
対向して臨ませた４電膜、およびこれを覆う絶縁膜から
なる多層膜とを有し、前記ゲート電極の絶縁膜りでの各
多層膜の対向面に絶縁膜を自己整合的に形成させ、かつ
同対向面間のゲート電極を露出させて開口部とし、また
、前記フィールド絶縁膜十での芥多層膜の絶縁膜を一部
除去させ、導電膜を露出させて開口部とし、これらの各
開口部を通して配線層を接続形成させたことを特徴とす
る半導体装置であり、また、第１導電形の半導体基板の
厚いフィールド絶縁膜で囲まれた主面上に、上面部、側
面部を絶縁膜で被覆させ、かつ下面部にゲート絶縁膜を
介在させたゲート電極を設ける工程と、この絶縁膜で被
覆されたゲート電極をマスクに用い、ｒ１１記半導体基
板の主面上に、第２導電形の不純物をイオン注入させて
ソース、ドレインの各領域を拡散形成させる工程と、こ
れらのソース、ドレインの外領域に接して、一端部をｍ
ｌ記フィールド絶縁膜十に延在させ、他端部を前記ゲー
ト電極の絶縁膜上に対向して臨ませた導電膜。
およびこれを覆う絶縁膜からなる多層膜を選択的に形成
させる工程と、これらの全面に絶縁膜を堆積させた上で
、前記ゲート電極の上部に臨ませた絶縁膜、導電膜によ
る多層膜の対向面を露出させると共に、この露出された
各対向面に絶縁膜を自己整合的に形成させ、かつこの絶
縁膜で囲まれたゲート電極の表面を選択的に露出させて
開口部を形成させる工程と、１１１記ソース、ドレイン
の各領域に接してフィールド絶縁膜上に延在された各多
層膜の絶縁膜を、このフィールド絶縁膜上で選択的に除
去して各導電膜の表面を選択的に露出させて開口部を形
成させる工程と、前記各間［］部を含む表面に配線材料
を被着させ、かつこれをパターニングして、前記ゲート
電極に対する配線層、および前記ソース、ドレインの各
領域に対する各配線層を接続形成させる工程とを含むこ
とを特徴とする゛ト導体装置の製造方法である。
させる工程と、これらの全面に絶縁膜を堆積させた上で
、前記ゲート電極の上部に臨ませた絶縁膜、導電膜によ
る多層膜の対向面を露出させると共に、この露出された
各対向面に絶縁膜を自己整合的に形成させ、かつこの絶
縁膜で囲まれたゲート電極の表面を選択的に露出させて
開口部を形成させる工程と、１１１記ソース、ドレイン
の各領域に接してフィールド絶縁膜上に延在された各多
層膜の絶縁膜を、このフィールド絶縁膜上で選択的に除
去して各導電膜の表面を選択的に露出させて開口部を形
成させる工程と、前記各間［］部を含む表面に配線材料
を被着させ、かつこれをパターニングして、前記ゲート
電極に対する配線層、および前記ソース、ドレインの各
領域に対する各配線層を接続形成させる工程とを含むこ
とを特徴とする゛ト導体装置の製造方法である。
従って、この発明においては、ソース、ドレインの各領
域に対して、配線層とのコンタクトホールとなる開１」
部を直接形成させずに、同ソース。
域に対して、配線層とのコンタクトホールとなる開１」
部を直接形成させずに、同ソース。
ドレインの各領域から、導電膜と絶縁膜との多層膜の一
端部をフィールド絶縁膜上に延在させて、このフィール
ド絶縁膜上で開口部を形成させるようにし、また、多層
膜の他端部を絶縁膜で１＆覆させたゲート電極上に対向
して臨ませ、このゲート電極の開［１部を自己整合的に
形成させるようにしたので、ゲート電極およびソース、
ドレインの各領域に対するそれぞれの配線接続をなす各
間［１部の形成に余分なスペースが必要でなく、かつそ
の配置位置にル１限を受けずに容易に形成でき、併せて
、ゲート電極の開［１部については、これを自己整合的
に形成し得るのである。
端部をフィールド絶縁膜上に延在させて、このフィール
ド絶縁膜上で開口部を形成させるようにし、また、多層
膜の他端部を絶縁膜で１＆覆させたゲート電極上に対向
して臨ませ、このゲート電極の開［１部を自己整合的に
形成させるようにしたので、ゲート電極およびソース、
ドレインの各領域に対するそれぞれの配線接続をなす各
間［１部の形成に余分なスペースが必要でなく、かつそ
の配置位置にル１限を受けずに容易に形成でき、併せて
、ゲート電極の開［１部については、これを自己整合的
に形成し得るのである。
（実 施 例）
以下、この発明に係る半導体装置およびその製遣方法の
一実施例につき、第１図ないし第３図を参照して詳細に
説明する。
一実施例につき、第１図ないし第３図を参照して詳細に
説明する。
第１図（ａ）ないしくｅ）はこの実施例を適用したＭＯ
５型電界効果トランジスタの主要な製造段階を工程順に
模式的に示すそれぞれに断面図であり、また、第２図は
同第１図（ｄ）工程終了後の、第３図は同第１図（ｅ）
工程終了後のそれぞれ平面パターンを示す平面説明図で
ある。
５型電界効果トランジスタの主要な製造段階を工程順に
模式的に示すそれぞれに断面図であり、また、第２図は
同第１図（ｄ）工程終了後の、第３図は同第１図（ｅ）
工程終了後のそれぞれ平面パターンを示す平面説明図で
ある。
これらの第１図（ａ）ないしくｅ）においても、この実
施例によるＭＯ５型電界効果トランジスタは、まず、第
１導電形、すなわちｐ形のシリコン半導体基板１１上に
、所定の活性領域範囲１２を残して、素子間分離のため
の厚いフィールド絶縁膜１３を形成させておき（同図（
ａ））、ついで、この活性領域範囲１２内におけるシリ
コン半導体基板！■の主面上にあって、上面部と側面部
とが酸化膜などの絶縁膜１５ａで被覆され、かつ下面部
にゲート絶縁膜１５ｂを介在させたゲート電極０例えば
、不純物をドープさせた多結晶シリコン層などによるゲ
ート電極Ｉ４を配設させると共に、これらのフィールド
絶縁膜１３．およびゲート電極目を被覆する絶縁１１莫
１５ａをマスクに用いて、同シリコン半導体基板ＩＩの
に面トには、例えば、イオン注入法などにより、第２導
電形、すなわちリンとか砒素などのｎ形の不純物を高濃
度に注入して、ｎ形のソース。
施例によるＭＯ５型電界効果トランジスタは、まず、第
１導電形、すなわちｐ形のシリコン半導体基板１１上に
、所定の活性領域範囲１２を残して、素子間分離のため
の厚いフィールド絶縁膜１３を形成させておき（同図（
ａ））、ついで、この活性領域範囲１２内におけるシリ
コン半導体基板！■の主面上にあって、上面部と側面部
とが酸化膜などの絶縁膜１５ａで被覆され、かつ下面部
にゲート絶縁膜１５ｂを介在させたゲート電極０例えば
、不純物をドープさせた多結晶シリコン層などによるゲ
ート電極Ｉ４を配設させると共に、これらのフィールド
絶縁膜１３．およびゲート電極目を被覆する絶縁１１莫
１５ａをマスクに用いて、同シリコン半導体基板ＩＩの
に面トには、例えば、イオン注入法などにより、第２導
電形、すなわちリンとか砒素などのｎ形の不純物を高濃
度に注入して、ｎ形のソース。
ドレインの各領域１６をそれぞれに形成させる（同図（
ｂ））。
ｂ））。
続いて、これらの全面に、例えば、不純物をドープさせ
た多結晶シリコン層などによる導電膜１７と、酸化膜な
どの絶縁膜１８とを順次に形成させて多層ｊ摸とするが
、これらのうち、少なくとも前者の導電膜１７について
は、前記ソース、ドレインの各領域１６の露出部分を完
全に被覆した状態で、その一端部をフィールド絶縁膜１
３上に十分なだけ延在させ、かつ他端部をゲート電極１
４を被覆する絶縁膜１５ａ トに対向して臨むようにさ
せ、この状態で、これらの絶縁膜１８および導電＠１７
からなる多層膜を選択的にパターニング除去して、これ
以外の部分でのフィールド絶縁膜１３および絶縁膜１５
ａを露出させる（同図（Ｃ））。
た多結晶シリコン層などによる導電膜１７と、酸化膜な
どの絶縁膜１８とを順次に形成させて多層ｊ摸とするが
、これらのうち、少なくとも前者の導電膜１７について
は、前記ソース、ドレインの各領域１６の露出部分を完
全に被覆した状態で、その一端部をフィールド絶縁膜１
３上に十分なだけ延在させ、かつ他端部をゲート電極１
４を被覆する絶縁膜１５ａ トに対向して臨むようにさ
せ、この状態で、これらの絶縁膜１８および導電＠１７
からなる多層膜を選択的にパターニング除去して、これ
以外の部分でのフィールド絶縁膜１３および絶縁膜１５
ａを露出させる（同図（Ｃ））。
その後、前記絶ｊｉｒＡ１８を含んだこれらのフィール
ド絶縁膜１３．絶縁膜１５ａの各露出部分の全面に、再
度、酸化膜などによる層間絶縁膜１９を堆積させた上で
、前記ゲート電極１４での絶縁膜１５ａの一部表面と、
その上部に臨ませた絶縁膜１８．導電膜１７による多層
膜の端部対向面とをそれぞれに露出させる（第２図の符
号２０に該当）と共に、この露出された多層膜端部での
各対向面にそれぞわ絶縁膜１９ａを自己整合的に形成さ
せ、かつこの絶縁＠１９ａで囲まれた部分の絶縁膜１５
ａを除去し、前記ゲート電極１４の表面一部を選択的に
露出させ、このようにしてゲート電極１４の開口部２１
を形成させる（同図（ｄ））。
ド絶縁膜１３．絶縁膜１５ａの各露出部分の全面に、再
度、酸化膜などによる層間絶縁膜１９を堆積させた上で
、前記ゲート電極１４での絶縁膜１５ａの一部表面と、
その上部に臨ませた絶縁膜１８．導電膜１７による多層
膜の端部対向面とをそれぞれに露出させる（第２図の符
号２０に該当）と共に、この露出された多層膜端部での
各対向面にそれぞわ絶縁膜１９ａを自己整合的に形成さ
せ、かつこの絶縁＠１９ａで囲まれた部分の絶縁膜１５
ａを除去し、前記ゲート電極１４の表面一部を選択的に
露出させ、このようにしてゲート電極１４の開口部２１
を形成させる（同図（ｄ））。
また、前記ソース、ドレインの各領域！６に接してそれ
ぞれにフィールド絶縁膜１３上に延在された各導電Ｈ＠
１７については、各フィールド絶縁膜１３上で、それぞ
れの絶ＭＷｉ１８を選択的に除去して、各導電膜１７の
一部を露出させると共に、こ）でも、これらの各導電１
１ｉ１７．ひいては、ソース、ドレインの各領域１６に
対する開口部２２を形成させ、その後、これらの各開口
部２１および２２．２２を含む表面に、例えば、Ａ２な
どの配線材料を被着させ、かつこれを所期通りにパター
ニングしてそれぞれに配線層２：ｌ、２４を形成させる
もので、この結果。
ぞれにフィールド絶縁膜１３上に延在された各導電Ｈ＠
１７については、各フィールド絶縁膜１３上で、それぞ
れの絶ＭＷｉ１８を選択的に除去して、各導電膜１７の
一部を露出させると共に、こ）でも、これらの各導電１
１ｉ１７．ひいては、ソース、ドレインの各領域１６に
対する開口部２２を形成させ、その後、これらの各開口
部２１および２２．２２を含む表面に、例えば、Ａ２な
どの配線材料を被着させ、かつこれを所期通りにパター
ニングしてそれぞれに配線層２：ｌ、２４を形成させる
もので、この結果。
方の開口部２１によっては、ゲート電極１４に対する配
線層２３がその直上で接続形成され、他方の各開口部２
２によっては、ソース、ドレインの各領域６に対する各
配線層２４が各フィールド絶縁膜１３．Ｉ：でそれぞれ
に接続形成される（同図（ｅ））のであり、この工程終
了後の平面パターンは第３図のようになる。
線層２３がその直上で接続形成され、他方の各開口部２
２によっては、ソース、ドレインの各領域６に対する各
配線層２４が各フィールド絶縁膜１３．Ｉ：でそれぞれ
に接続形成される（同図（ｅ））のであり、この工程終
了後の平面パターンは第３図のようになる。
すなわち、この実施例においては、以上の工程を経て製
造される装置構成により、ゲート電極およびソース、ド
レインの各領域を高密度集積化させると共に、これらに
対する各配線層の配置、接続をなした所期のＭＯ５型電
界効果トランジスタを得るのである。
造される装置構成により、ゲート電極およびソース、ド
レインの各領域を高密度集積化させると共に、これらに
対する各配線層の配置、接続をなした所期のＭＯ５型電
界効果トランジスタを得るのである。
従って、この実施例によって構成されるＮチャネルＭＯ
５型電界効果トランジスタの場合、ゲート電極１４に対
する開口部２１は、従来例構成でのように、そのゲート
電極４をフィールド絶縁膜３Ｆに延在させる必要がなく
、ゲート電極１ｊｌｌの任意の位置に形成させることが
でき、また、ソース、ドレインの各領域１６に対する開
口部２２についても、その直トに形成させずに、同各領
域１６から引き出した導゛１Ｅ層１７上に形成させるよ
うにしているために５間開口部２２の配置位置の自由度
が十分に確保され、これによりこのソース、ドレインの
各領域１６を狭め得て、そのソース、ドレイン抵抗の増
加に伴なう素子性能の低下などを防止できるのである。
５型電界効果トランジスタの場合、ゲート電極１４に対
する開口部２１は、従来例構成でのように、そのゲート
電極４をフィールド絶縁膜３Ｆに延在させる必要がなく
、ゲート電極１ｊｌｌの任意の位置に形成させることが
でき、また、ソース、ドレインの各領域１６に対する開
口部２２についても、その直トに形成させずに、同各領
域１６から引き出した導゛１Ｅ層１７上に形成させるよ
うにしているために５間開口部２２の配置位置の自由度
が十分に確保され、これによりこのソース、ドレインの
各領域１６を狭め得て、そのソース、ドレイン抵抗の増
加に伴なう素子性能の低下などを防止できるのである。
以ト詳述したように、この発明によれば、 ＭＯＳ電界
効果トランジスタにおける各配線層の配置。
効果トランジスタにおける各配線層の配置。
接続構造において、ソース、ドレインの各領域に対して
、配線層とのコンタクトホールとなる開口部を直接形成
させずに、同ソース、ドレインの各領域から、導電膜と
絶縁膜との多層膜の一喘部をフィールド絶縁膜上に延在
させて、このフィールド絶縁膜上で開口部を形成させる
ようにすると共に、多層ｆＩＱの他端部を絶縁膜で被覆
させたゲート電極１−に対向して臨ませ、このゲート電
極の開１］部を自己整合的に形成させるようにしたから
、ゲート電極およびソース、ドレインの各領域に対する
それぞれの配線接続をなす各開口部の配置設定のために
、あらためて余分なスペースを必要とせず、これらの各
開口部の配置位置の自由度を確保できて、半導体基板−
Ｌでの素子構成スペースを効果的かつ良好に活用し得る
のであり、併せて、ゲート電極の開口部については、こ
れを自己整合的に形成できて、その必要スペースを縮少
でき、これらの結果として、装置構成のより一層の高密
度集積化を図り得るなどの優れた特長を有するものであ
る。
、配線層とのコンタクトホールとなる開口部を直接形成
させずに、同ソース、ドレインの各領域から、導電膜と
絶縁膜との多層膜の一喘部をフィールド絶縁膜上に延在
させて、このフィールド絶縁膜上で開口部を形成させる
ようにすると共に、多層ｆＩＱの他端部を絶縁膜で被覆
させたゲート電極１−に対向して臨ませ、このゲート電
極の開１］部を自己整合的に形成させるようにしたから
、ゲート電極およびソース、ドレインの各領域に対する
それぞれの配線接続をなす各開口部の配置設定のために
、あらためて余分なスペースを必要とせず、これらの各
開口部の配置位置の自由度を確保できて、半導体基板−
Ｌでの素子構成スペースを効果的かつ良好に活用し得る
のであり、併せて、ゲート電極の開口部については、こ
れを自己整合的に形成できて、その必要スペースを縮少
でき、これらの結果として、装置構成のより一層の高密
度集積化を図り得るなどの優れた特長を有するものであ
る。
第１図（ａ）ないしくｅ）はこの発明の一実施例を通用
したＭＯ５型電界効果トランジスタの主要な製造段階を
工程順に模式的に示すそれぞれ断面図、第２図は同第１
図（ｄ）工程終了後の、第３図は同第１図（ｅ） 、工
程終了後のそれぞれ平面パターンを示す説明図であり、
また、第４図（ａ）ないしくＣ）は従来例による同ＦＭ
Ｏ５型電界効果トランジスタの］巳要な製造段階を工程
順に模式的に示すそれぞれ断面図、第５図は同第４図（
Ｃ）工程終了後の平面パターンを示す説明図である。 １１・・・・シリコン半導体基板、１２・・・・活性領
域範囲、１３・・・・フィールド絶縁膜、１４・・・・
ゲート電極、１５ａ・・・・ゲート電極を被覆する絶縁
膜、＋５ｂ・・・・ゲート絶縁膜、１６・・・・ソース
、ドレイン各領域、１７・・・・導電膜、１８・・・・
導電膜上の絶縁膜、！９・・・・層間絶縁膜、１９ａ・
・・・対向面の絶縁膜、２１・・・・ゲート電極の開口
部、２２・・・・ソース、ドレイン各領域の開口部、２
３・・・・ゲート電極との配線層、２４・・・・ソース
、ドレイン各領域との配線層。 第１図 代理人 大 岩 増 雄得Ｖ枚′ｘ−
ｃＱ計田■災 第 図 第 ？ 図 第 図 第５図
したＭＯ５型電界効果トランジスタの主要な製造段階を
工程順に模式的に示すそれぞれ断面図、第２図は同第１
図（ｄ）工程終了後の、第３図は同第１図（ｅ） 、工
程終了後のそれぞれ平面パターンを示す説明図であり、
また、第４図（ａ）ないしくＣ）は従来例による同ＦＭ
Ｏ５型電界効果トランジスタの］巳要な製造段階を工程
順に模式的に示すそれぞれ断面図、第５図は同第４図（
Ｃ）工程終了後の平面パターンを示す説明図である。 １１・・・・シリコン半導体基板、１２・・・・活性領
域範囲、１３・・・・フィールド絶縁膜、１４・・・・
ゲート電極、１５ａ・・・・ゲート電極を被覆する絶縁
膜、＋５ｂ・・・・ゲート絶縁膜、１６・・・・ソース
、ドレイン各領域、１７・・・・導電膜、１８・・・・
導電膜上の絶縁膜、！９・・・・層間絶縁膜、１９ａ・
・・・対向面の絶縁膜、２１・・・・ゲート電極の開口
部、２２・・・・ソース、ドレイン各領域の開口部、２
３・・・・ゲート電極との配線層、２４・・・・ソース
、ドレイン各領域との配線層。 第１図 代理人 大 岩 増 雄得Ｖ枚′ｘ−
ｃＱ計田■災 第 図 第 ？ 図 第 図 第５図
Claims (2)
- （１）第１導電形の半導体基板の厚いフィールド絶縁膜
で囲まれた主面上に、ゲート絶縁膜を介して設けられ、
表面部を絶縁膜で被覆させたゲート電極と、このゲート
電極を挟んで拡散形成させた第２導電形のソース、ドレ
インの各領域と、これらのソース、ドレインの各領域に
接して、一端部を前記フィールド絶縁膜上に延在させ、
他端部を前記ゲート電極の絶縁膜上に対向して臨ませた
導電膜、およびこれを覆う絶縁膜からなる多層膜とを有
し、前記ゲート電極の絶縁膜上での各多層膜の対向面に
絶縁膜を自己整合的に形成させ、かつ同対向面間のゲー
ト電極を露出させて開口部とし、また、前記フィールド
絶縁膜上での各多層膜の絶縁膜を一部除去させ、導電膜
を露出させて開口部とし、これらの各開口部を通して配
線層を接続形成させたことを特徴とする半導体装置。 - （２）第１導電形の半導体基板の厚いフィールド絶縁膜
で囲まれた主面上に、上面部、側面部を絶縁膜で被覆さ
せ、かつ下面部にゲート絶縁膜を介在させたゲート電極
を設ける工程と、この絶縁膜で被覆されたゲート電極を
マスクに用い、前記半導体基板の主面上に、第２導電形
の不純物をイオン注入させてソース、ドレインの各領域
を拡散形成させる工程と、これらのソース、ドレインの
各領域に接して、一端部を前記フィールド絶縁膜上に延
在させ、他端部を前記ゲート電極の絶縁膜上に対向して
臨ませた導電膜、およびこれを覆う絶縁膜からなる多層
膜を選択的に形成させる工程と、これらの全面に絶縁膜
を堆積させた上で、前記ゲート電極の上部に臨ませた絶
縁膜、導電膜による多層膜の対向面を、露出させると共
に、この露出された各対向面に絶縁膜を自己整合的に形
成させ、かつこの絶縁膜で囲まれたゲート電極の表面を
選択的に露出させて開口部を形成させる工程と、前記ソ
ース、ドレインの各領域に接してフィールド絶縁膜上に
延在された各多層膜の絶縁膜を、このフィールド絶縁膜
上で選択的に除去して各導電膜の表面を選択的に露出さ
せて開口部を形成させる工程と、前記各開口部を含む表
面に配線材料を被着させ、かつこれをパターニングして
、前記ゲート電極に対する配線層、および前記ソース、
ドレインの各領域に対する各配線層を接続形成させる工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142236A JPH0770718B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142236A JPH0770718B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021942A true JPH021942A (ja) | 1990-01-08 |
| JPH0770718B2 JPH0770718B2 (ja) | 1995-07-31 |
Family
ID=15310595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63142236A Expired - Lifetime JPH0770718B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770718B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5339216A (en) * | 1993-03-02 | 1994-08-16 | National Semiconductor Corporation | Device and method for reducing thermal cycling in a semiconductor package |
| JPH08162636A (ja) * | 1994-12-05 | 1996-06-21 | Korea Electron Telecommun | 電界効果素子およびその電極形成方法 |
| US5879997A (en) * | 1991-05-30 | 1999-03-09 | Lucent Technologies Inc. | Method for forming self aligned polysilicon contact |
-
1988
- 1988-06-09 JP JP63142236A patent/JPH0770718B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879997A (en) * | 1991-05-30 | 1999-03-09 | Lucent Technologies Inc. | Method for forming self aligned polysilicon contact |
| US5339216A (en) * | 1993-03-02 | 1994-08-16 | National Semiconductor Corporation | Device and method for reducing thermal cycling in a semiconductor package |
| JPH08162636A (ja) * | 1994-12-05 | 1996-06-21 | Korea Electron Telecommun | 電界効果素子およびその電極形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770718B2 (ja) | 1995-07-31 |
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