JPH08172164A

JPH08172164A - 半導体装置の製造方法

Info

Publication number: JPH08172164A
Application number: JP6315108A
Authority: JP
Inventors: Tomohiro Yuki; 知弘結城
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1994-12-19
Filing date: 1994-12-19
Publication date: 1996-07-02
Anticipated expiration: 2016-09-04
Also published as: US5741731A; JP3204007B2

Abstract

(57)【要約】【目的】短期間に内部の配線接続を行うことができる
半導体装置の製造方法を提供することを目的とする。【構成】被接続領域の上に絶縁膜を形成する工程と、
絶縁膜にコンタクトホールを形成する工程と、コンタク
トホール内に結晶質半導体領域を形成する工程と、コン
タクトホールの上部を覆うように配線層を形成する工程
と、配線層の上方から、レジストマスクにより選択的に
イオン注入し、結晶質半導体領域を高抵抗化する工程と
を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カスタマイジングによ
り任意の配線接続を行うことができる半導体装置の製造
方法に関する。

【０００２】

【従来の技術】図１４は、従来技術による半導体装置に
おける配線層間の接続方法の例を示す断面図である。ゲ
ートアレイ等の半導体装置は、ユーザの要求する配線接
続を行う必要がある。下部配線層６０４と上部配線層７
０４を接続する場合を例に説明する。

【０００３】下部配線層６０４の上には、層間絶縁層７
０１が形成される。層間絶縁層７０１には、下部配線層
６０４と上部配線層７０４を接続するため、フォトリソ
グラフィ法によりビアホールが形成される。

【０００４】埋込導電体７０２は、ビアホール内の下部
配線層６０４上に選択成長させることにより、形成され
る。埋込導電体７０２は、層間絶縁層７０１のビアホー
ル内を埋める。

【０００５】上部配線層７０４は、層間絶縁層７０１の
上に形成される。上部配線層７０４と下部配線層６０４
は、埋込導電体７０２を介して、電気的に接続される。
以上のように、半導体装置において配線接続を形成する
には、層間絶縁層７０１にビアホールを形成し、埋込導
電体７０２を埋め込むことにより、上部配線層７０４と
下部配線層６０４の配線接続を行っている。

【０００６】

【発明が解決しようとする課題】ゲートアレイ型半導体
装置は、ユーザの要求にかかわらずに共通して製造され
るゲートを多く有するので、多種にわたる半導体装置の
製造に適している。しかし、各ゲート間等の接続部分に
ついては、ユーザの要求に応じて、ビアホールの形成、
配線パターンの形成等のためのマスクを設計・製造し、
リソグラフィ工程を含む製造工程を行わなければならな
いので、製造時間に長期間を要する。

【０００７】本発明の目的は、短期間に内部の配線接続
を行うことができる半導体装置の製造方法を提供するこ
とである。

【０００８】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、被接続領域の上に絶縁膜を形成する工程と、
絶縁膜にコンタクトホールを形成する工程と、コンタク
トホール内に結晶質半導体領域を形成する工程と、コン
タクトホールの上部を覆うように配線層を形成する工程
と、配線層の上方から、レジストマスクにより選択的に
イオン注入し、結晶質半導体領域を高抵抗化する工程と
を含む。

【０００９】

【作用】被接続領域と配線層は、コンタクトホール内の
結晶質半導体領域を介して、電気的に接続されている。
コンタクトホール内の結晶質半導体領域にイオン注入す
ることにより、結晶質半導体領域を高抵抗化することが
できるので、選択的に被接続領域と配線層を電気的に切
断することが可能である。

【００１０】

【実施例】図１は、本発明による実施例の半導体装置を
示す断面図である。例えば、ゲートアレイ型半導体装置
において、ゲート間の配線形成を任意に行うことが可能
である。

【００１１】下部配線層６０４の上には、層間絶縁層７
０１が形成される。層間絶縁層７０１には、下部配線層
６０４と上部配線層７０４を接続するため、フォトリソ
グラフィ法によりビアホールが形成される。

【００１２】埋込導電体７０２は、ビアホール内の下部
配線層６０４上に選択成長させることにより、形成され
る。多結晶Ｓｉ層７０３は、埋込導電体７０２の上に形
成される。埋込導電体７０２と多結晶Ｓｉ層７０３は、
層間絶縁層７０１のビアホール内を埋める。

【００１３】上部配線層７０４は、層間絶縁層７０１お
よび多結晶Ｓｉ層７０３の上に形成される。上部配線層
７０４と下部配線層６０４は、埋込導電体７０２および
多結晶Ｓｉ層７０３を介して、電気的に接続される。

【００１４】以上の工程は、上部配線層７０４と下部配
線層６０４を電気的に接続するか否かにかかわらず、ゲ
ートの製造と同様に全ての半導体装置において共通して
行われる。

【００１５】その後、カスタマイジング処理において、
配線の選択的切断の工程が行われる。多結晶Ｓｉ層７０
３は、ヒューズの機能を有する。カスタマイジング前に
おいては、全てのヒューズがショートしている状態であ
る。

【００１６】カスタマイジング処理を行い、ヒューズで
ある多結晶Ｓｉ層７０３を切断することにより、所望の
上部配線層７０４と下部配線層６０４の電気的接続を切
断することができる。詳細は、後に説明する。カスタマ
イジングを行うことにより、ユーザ所望の配線形成が行
われ、必要に応じてさらに配線層が形成され、所望回路
機能の半導体装置がユーザに出荷される。

【００１７】次に、ＣＭＯＳ（complementary metal-ox
ide-semiconductor ）半導体装置の作成工程を例にして
説明する。図２（Ａ）に示すように、Ｂが３×１０¹⁵ａ
ｔｏｍｓ／ｃｍ³ドープされたｐ型の面方位（１００）
のＳｉ基板を準備する。熱酸化により基板１０１の表面
に約３０ｎｍの厚みのＳｉＯ₂膜１０２を形成し、その
上に、減圧ＣＶＤ（化学気相堆積法）を用いて厚さ約１
４０ｎｍのＳｉＮ_X膜１０３を形成する。

【００１８】図２（Ｂ）に示すように、ＳｉＮ_x膜１０
３上にレジストを塗布し、露光現像することによりレジ
ストマスク１０４を形成する。このレジストマスク１０
４をエッチングマスクとし、ＳＦ₆とＨｅの混合ガスを
エッチングガスとしたドライエッチングを行い、ＳｉＮ
_x膜を選択的にエッチングする。

【００１９】レジストマスク１０４とその下のＳｉＮ_x
膜１０３をマスクとして、イオン加速電圧１００Ｋｅ
Ｖ、ドーズ量１．５×１０¹³ｉｏｎｓ／ｃｍ²の条件で
Ｐ⁺イオン１０５のイオン注入を行う。ＳｉＯ₂膜１０
２の下にＰのイオン注入層１０６が形成される。その後
レジストマスク１０４は除去する。

【００２０】次に、図２（Ｃ）に示すように、酸化性雰
囲気中で１１００℃で２００分の熱処理を行い、イオン
注入層１０６を活性化させ、さらに不純物をドライブイ
ンさせ、ｎ型ウェル１０７を形成する。また、この熱処
理によりＳｉＮ_x膜１０３が被覆されていない基板表面
は、熱酸化され、厚いＬＯＣＯＳ（局部シリコン酸化：
local oxidation of silicon）酸化膜１０２ａが形成さ
れる。この後、ＳｉＮ _x膜１０３膜をエッチング除去す
る。

【００２１】イオン加速電圧３０ＫｅＶ、ドーズ量１．
５×１０¹³ｉｏｎｓ／ｃｍ²の条件で、Ｂ⁺イオン１０
８のイオン注入を行う。このイオン注入条件は、Ｐ拡散
層上の厚いＬＯＣＯＳ酸化膜１０２ａをＢ⁺イオンが貫
通しないように選択されている。薄い酸化膜１０２の下
にのみＢのイオン注入層１０９が形成される。

【００２２】図２（Ｄ）に示すように、１１５０℃、２
４０分の熱処理を行い、イオン注入層１０９を活性化
し、さらに不純物をドライブインし、ｐ型ウェル１１０
を得る。この時ｎ型ウェル１０７中のＰもさらに熱拡散
し、ｎ型ウェル１１１を形成する。この後、基板表面の
ＳｉＯ₂膜１０２、１０２ａをエッチング除去する。

【００２３】図３（Ｅ）に示すように、あらためて熱酸
化により基板表面に厚み１５ｎｍ程度のＳｉＯ₂膜２０
１を形成し、その上に減圧ＣＶＤ法で、１４０ｎｍ程度
の厚みのＳｉＮ_x膜２０２を形成する。尚、図示しない
が、ｐ型ウェル１１０とｎ型ウェル１１１との境界上に
は、ｐ型ウェル１１０形成時のイオン注入マスクに用い
たＬＯＣＯＳ酸化膜１０２の痕跡である段差が存在す
る。

【００２４】図３（Ｆ）に示すように、ＳｉＮ_x膜２０
２の表面にレジストを塗布し、露光、現像により、活性
領域を覆うレジストマスク２０３を形成する。レジスト
マスク２０３をマスクにし、ＳｉＮ_x膜２０２を選択エ
ッチングする。

【００２５】図３（Ｇ）に示すように、レジストマスク
２０３とその下のＳｉＮ_x膜２０２をイオン注入マスク
にして、イオン加速電圧３０ＫｅＶ，ドーズ量４．５×
１０ ¹²ｉｏｎｓ／ｃｍ²の条件でＢ⁺イオン２０４のイ
オン注入を行う。注入されたＢは露出している酸化膜膜
を貫通し、各ウェル層内の浅い表面領域に注入される。
ｐ型ウェル１１０に注入されたＢは、イオン注入層２０
５を形成する。この後、イオン注入用マスクに用いたレ
ジストマスク２０３を除去する。

【００２６】図３（Ｈ）に示すように、ＳｉＮ_x膜２０
２をマスクとして熱酸化を行い、厚さ約４００ｎｍのフ
ィールド酸化膜２０６を形成する。また、この熱酸化工
程において、イオン注入層２０５中のＢが拡散、活性化
し、ｐ型ウェル１１０より高濃度のチャンネルストップ
層２０７を形成する。この後、熱酸化工程でマスクとし
て使用したＳｉＮ_x膜２０２および、その下のＳｉＯ₂
膜２０１をウェットエッチングで除去する。その後、基
板全面を再び熱酸化することにより、厚さ９．５ｎｍの
ＳｉＯ₂膜２０８を形成する。

【００２７】次に、図４（Ｉ）に示すように、イオン加
速電圧１５ＫｅＶ、ドーズ量１．５×１０¹²ｉｏｎｓ／
ｃｍ²の条件でＢ⁺イオン３０１のイオン注入を行う。
このイオン注入層３０２は、デバイス上でＭＯＳトラン
ジスタの閾値電圧制御用として機能することとなる。

【００２８】図４（Ｊ）に示すように、基板表面全域に
多結晶Ｓｉ膜３０３を減圧ＣＶＤ法で厚さ約１５０ｎｍ
形成し、この多結晶Ｓｉ膜３０３中にＰ（燐）を高濃度
でドープする。さらに、図４（Ｋ）に示すように、多結
晶Ｓｉ膜３０３上に厚み約１５０ｎｍのＷＳｉ膜３０４
をスパッタリングで形成する。このような、多結晶Ｓｉ
膜上に金属シリサイド膜を連続的に重ねた構造は、一般
にポリサイド構造と呼ばれる。

【００２９】ＷＳｉ膜上にレジストを塗布し、露光、現
像によりゲート電極パターンのレジストマスクを得る。
このレジストマスクをエッチングマスクとして、ポリサ
イド層３０３、３０４を選択的にエッチングする。エッ
チング後レジスト膜は除去する。残ったポリサイド層
は、図４（Ｌ）に示すように、フィールド酸化膜で画定
された活性領域上でゲート電極３０５となる。

【００３０】ゲート電極３０５、フィールド酸化膜２０
６をイオン注入マスクとして、基板全面に加速電圧８０
ＫｅＶ，ドーズ量４．０×１０¹³ｉｏｎｓ／ｃｍ²、注
入角度４５度の条件でＰ⁺イオン４０１のイオン注入を
行う。図５（Ｍ）に示すように、ｐ型ウェル１１０、ｎ
型ウェル１１１のそれぞれの極浅い領域にイオン注入層
４０２、および４０３が形成される。

【００３１】図５（Ｎ）に示すように、基板全面にレジ
スト膜を形成し、露光、現像によりｐ型ウェル１１０を
覆うイオン注入マスク４０４を形成する。このレジスト
マスク４０４をマスクとして、加速電圧６５ＫｅＶ、ド
ーズ量２．５×１０¹⁴ｉｏｎｓ／ｃｍ²の条件でＢＦ₂
⁺４０５のイオン注入を行う。ｎ型ウェルの極浅い領域
にＢＦ₂ ⁺イオン注入層４０６が形成される。ＢＦ₂ ⁺
の注入領域４０６では、Ｂ濃度の方がＰ濃度より高くな
り、補償の結果ｐ型となる。

【００３２】次にＢＦ₂を活性化する為にＲＴＡ（rapi
d thermal annealing ）装置を用いて、１１００℃まで
１０秒で昇温し、１０秒間この温度に保持する。各ｐ型
ウェル、ｎ型ウェルに形成したイオン注入層４０２、４
０６は、ＬＤＤ（Lightly doped drain ）領域を形成す
る。

【００３３】図５（Ｏ）に示すように、ＴＥＯＳ（テト
ラエトキシシラン）を用いた減圧ＣＶＤ法にて、厚み約
２００ｎｍのＳｉＯ₂膜４０７を基板全面に形成する。
その後、ＲＩＥ（reactive ion etching）を用いて、図
５（Ｐ）に示すように、ゲート電極３０５の側壁のみに
ＳｉＯ₂領域４０８を残す。このＳｉＯ₂領域４０８
は、一般にサイドスペーサもしくはサイドウォールオキ
サイドと呼ばれる。

【００３４】次に、ｐチャンネルトランジスタ、ｎチャ
ンネルトランジスタのソース／ドレイン領域の接合を形
成する工程を説明する。まず、図６（Ｑ）に示すよう
に、基板全面にレジストを塗布した後、露光、現像によ
り、ｐ型ウェル１１０を覆うレジストマスク５０４を形
成する。このレジストマスク５０４をイオン注入マスク
とし、導電性を付与するイオンであるＢＦ ₂ ⁺イオン５
０５のイオン注入を行う。イオン注入により、イオン注
入層５０６が形成される。

【００３５】イオン注入条件は、例えばイオン加速電圧
３０ＫｅＶ、ドーズ量２．０×１０ ¹⁵ｉｏｎｓ／ｃｍ²
である。その後、レジストマスク５０４を除去する。続
いて、図６（Ｒ）に示すように、基板全面にレジスト膜
を形成し、露光、現像によりｎ型ウェル１１１を覆うレ
ジストマスク５０７を形成する。このレジストマスク５
０７をイオン注入マスクとして、導電性を付与するイオ
ンであるＰ⁺イオン５０８のイオン注入を行う。イオン
注入により、イオン注入層５０９が形成される。

【００３６】イオン注入条件は、例えばイオン加速電圧
１０ＫｅＶ、ドーズ量１．０×１０ ¹⁵ｉｏｎｓ／ｃｍ²
である。その後、レジストマスク５０７を除去する。次
にＲＴＡ装置を用いて、基板を８５０℃まで１０秒で昇
温し、８５０℃で１０秒保持する。このアニール処理に
より、イオン注入層５０６、５０９の不純物は活性化さ
れ、それぞれｐチャンネル、ｎチャンネルのソース／ド
レイン領域となる。

【００３７】ソース／ドレイン領域をさらにドライブイ
ンするアニール工程は、不純物活性化アニール後に別条
件で連続しておこなってもよいし、不純物活性化アニー
ル時間を延長することでドライブアニールとすることも
できるが、本実施例では、第１層間絶縁膜を形成後にお
こなうこととする。

【００３８】図６（Ｓ）に示すように、基板全面に第１
層間絶縁膜６０１を形成する。常圧ＣＶＤを用い、膜厚
約１００ｎｍのＰＳＧ膜（フォスフォシリケートガラ
ス）と膜厚約６００ｎｍのＢＰＳＧ膜（ボロンフォスフ
ォシリケートガラス）の二層膜からなる第１層間絶縁膜
６０１を形成する。

【００３９】この後、１０００℃まで１０秒で昇温し、
１０００℃で１０秒保持する熱処理を行い、ソース／ド
レイン層をさらに拡散させる。第１層間絶縁膜６０１を
形成した後のアニールは、第１層間絶縁膜を軟化流動さ
せることで第１層間絶縁膜表面の平坦性を改善できる。
又、第１層間絶縁膜中の水分を蒸散させることで、水分
によるトランジスタの特性劣化（しきい電圧の変動等）
を抑制できる。また、Ｐ⁺イオン注入後に、第１層間絶
縁膜を形成し、この後に不純物活性化アニールとドライ
ブインアニールを行うことも可能である。

【００４０】以後は、ＣＭＯＳ半導体装置のｎチャンネ
ルトランジスタ部分のみについて工程を説明する。ｐチ
ャンネルトランジスタ部分についても同様の工程で行う
ことができる。

【００４１】図７（Ａ）に示すように、レジストを全面
に塗布し、露光、現像によりコンタクトホールに対応す
る開口を有するレジストマスクを形成する。このレジス
トマスクをエッチングマスクとして、第１層間絶縁膜６
０１を選択的にエッチングし、配線形成の為のコンタク
トホールを形成する。レジスト膜は除去する。

【００４２】次に、図７（Ｂ）に示すように、ＷＦ₆を
用いた減圧ＣＶＤ法により、コンタクトホール底部のイ
オン注入層５０９上に選択的に厚み約６００ｎｍのＷを
形成し、コンタクトホール内に埋込導電体６０２を埋め
込む。

【００４３】図８（Ｃ）に示すように、ＣＶＤ法または
スパッタリング法により、膜厚１００ｎｍの非晶質Ｓｉ
層６０３’を全面に形成する。ＣＶＤ法の場合、ＳｉＨ
₄（シラン）またはＳｉ₂Ｈ₆（ジシラン）の還元反応
によって非晶質Ｓｉ層６０３’を成長させる。スパッタ
リング法の場合は、シリコンからなるターゲットをＡｒ
等でスパッタリングする。

【００４４】次に、イオン注入法により、非晶質Ｓｉ層
６０３’にＢ⁺やＰ⁺等のＩＩＩ族またはＶ族の導電型
不純物をドープする。イオン注入条件は、例えばイオン
加速電圧１０ＫｅＶ、ドーズ量１．０×１０¹⁵ｉｏｎｓ
／ｃｍ²である。加速エネルギーは、イオン種が非晶質
Ｓｉ層６０３’を突き抜けない程度である必要がある。

【００４５】次に、基板全面にレジストを塗布し、露
光、現像によりレジストマスクを形成する。このレジス
トマスクをエッチングマスクとしてエッチングし、所望
の位置に非晶質Ｓｉ層６０３’を形成する。

【００４６】図８（Ｄ）に示すように、減圧ＣＶＤ法に
より基板表面全域に多結晶ＳｉまたはＷを厚さ約８００
ｎｍ形成し、第１配線層６０４を形成する。多結晶Ｓｉ
の場合は、イオン注入またはドープト多結晶Ｓｉによる
不純物ドープを行う。イオン注入条件は、例えばイオン
加速電圧４５ＫｅＶ、ドーズ量１．０×１０¹⁶ｉｏｎｓ
／ｃｍ²である。

【００４７】次に、基板全面にレジストを塗布し、露
光、現像により配線パターンを有するレジストマスクを
形成する。このレジストマスクをエッチングマスクとし
てエッチングし、所望のパターンの第１配線層６０４を
形成する。

【００４８】図９（Ｅ）に示すように、基板全面に第２
層間絶縁膜７０１を形成する。常圧ＣＶＤを用い、膜厚
約１００ｎｍのＰＳＧ膜（フォスフォシリケートガラ
ス）と膜厚約１４００ｎｍのＢＰＳＧ膜（ボロンフォス
フォシリケートガラス）の二層膜からなる第２層間絶縁
膜７０１を形成する。

【００４９】次に、ＣＭＰ（chemical mechanical poli
shing ）により、第２層間絶縁膜７０１を約７００ｎｍ
エッチバックし、平坦化する。図９（Ｆ）に示すよう
に、レジストを全面に塗布し、露光、現像により、ビア
ホールに対応した開口を有するレジストマスクを形成す
る。このレジストマスクをエッチングマスクとして、第
２層間絶縁膜７０１を選択的にエッチングし、配線形成
の為のビアホールを形成する。レジスト膜は除去する。

【００５０】次に、図１０（Ｇ）に示すように、ＷＦ₆
を用いた減圧ＣＶＤ法により、ビアホール底部の第１配
線層６０４上に選択的に厚み約６００ｎｍのＷを形成
し、ビアホール内に埋込導電体７０２を埋め込む。

【００５１】図１０（Ｈ）に示すように、ＣＶＤ法また
はスパッタリング法により、膜厚１００ｎｍの非晶質Ｓ
ｉ層７０３’を全面に形成する。次に、イオン注入法に
より、非晶質Ｓｉ層７０３’にＢ⁺やＰ⁺等のＩＩＩ族
またはＶ族の導電型不純物をドープする。イオン注入条
件は、例えばイオン加速電圧１０ＫｅＶ、ドーズ量１．
０×１０¹⁵ｉｏｎｓ／ｃｍ²である。加速エネルギー
は、イオン種が非晶質Ｓｉ層７０３’を突き抜けない程
度である必要がある。

【００５２】次に、基板全面にレジストを塗布し、露
光、現像によりレジストマスクを形成する。このレジス
トマスクをエッチングマスクとしてエッチングし、所望
の位置に非晶質Ｓｉ層７０３’を形成する。

【００５３】この後、赤外線加熱用ランプを用いたＲＴ
Ａ装置を用いて、１０００℃まで１０秒で昇温し、１０
００℃で１０秒保持する熱処理を行う。このアニール処
理により、非晶質Ｓｉ層６０３’，７０３’を結晶化
し、多結晶Ｓｉ層６０３，６０３を形成する。

【００５４】図１１（Ｉ）に示すように、スパッタリン
グ法にて、基板全面にＴｉＮまたはＴｉＷ等のバリアメ
タルを膜厚約１００ｎｍ形成する。続いてこのバリアメ
タル上にＡｌ−Ｓｉ−Ｃｕの３組成よりなるＡｌ合金膜
をスパッタリング法で約８００ｎｍ程度形成する。

【００５５】基板全面にレジストを塗布し、露光、現像
により電極／配線パターンを有するレジストマスクを形
成する。このレジストマスクをエッチングマスクとし、
バリアメタルとＡｌ合金膜をエッチングし、所望のパタ
ーンの第２配線層７０４を形成する。

【００５６】図１１（Ｊ）に示すように、基板全面にパ
ッシベーション膜７０５を形成する。パッシベーション
膜７０５は、プラズマＣＶＤ法により各５００ｎｍの厚
さのＰＳＧ膜とＳｉＮ_x膜とを連続的に堆積して形成す
る。

【００５７】基板全面にレジストを塗布し、露光、現像
によりボンディングパッド、スクライブライン等に対応
する開口を有するレジストマスクを形成する。このレジ
ストマスクをエッチングマスクとして、パッシベーショ
ン膜７０５をエッチングし、配線引出しの為のボンディ
ングパッド用窓開け等を行う。

【００５８】最後に、水素雰囲気で４００℃３０分程基
板をアニールし、各種工程でのダメージによりゲート酸
化膜中に発生した電荷を中和する。なお、多結晶Ｓｉ層
６０３，７０３は、最初に非晶質Ｓｉ層６０３’，７０
３’を形成し、その後に熱処理することにより、結晶化
したが、最初から多結晶ＳｉをＣＶＤ法またはスパッタ
リング法により堆積させてもよい。

【００５９】多結晶Ｓｉを堆積させたときは、その後に
不純物ドープしてもよいし、不純物ドープの工程を省
き、ドープト多結晶Ｓｉを堆積させてもよい。また、導
電性付与のイオン注入に用いるイオン種は、上記したＢ
⁺、ＢＦ₂ ⁺、Ｐ⁺以外にも、Ａｓ⁺やＳｂ⁺等、およ
び、これらの化合物イオン等を用いることもできる。

【００６０】さらに、実施例では不純物活性化および非
晶質層の再結晶化の為のアニールは、短時間処理が可能
なＲＴＡ装置を用いているが、加熱の手段は、レーザ加
熱装置や抵抗加熱炉を用いても同じ効果を得ることがで
きるであろう。

【００６１】上記製造方法を用いることにより、コンタ
クトホールには多結晶Ｓｉ層６０３のヒューズが形成さ
れ、ビアホールには多結晶Ｓｉ層７０３のヒューズが形
成される。

【００６２】多結晶Ｓｉ層６０３は、ソース／ドレイン
領域５０６と第１配線層６０４を接続するヒューズであ
り、多結晶Ｓｉ層７０３は、第１配線層６０４と第２配
線層７０４を接続するヒューズである。

【００６３】以上、一連のＣＭＯＳ半導体装置の作成工
程の共通部分について説明した。この後、個々の半導体
装置の配線を決定するためのカスタマイジングを行う。
カスタマイジングは、多結晶Ｓｉ層６０３，６０４のヒ
ューズを切断（非晶質化等）することにより、所望の配
線を切断することができる。多結晶Ｓｉ層６０３，６０
４のヒューズを切断しない箇所は、配線が接続されたま
まであるので、電気的に接続されている。

【００６４】図１２は、半導体装置の配線接続を決定す
るためのカスタマイジングの工程を示す断面図である。
レジスト８０１は、上記の半導体装置の製造工程により
形成された最上部のパッシベーション膜７０５の上に塗
布され、露光、現像により、配線を切断したいビアホー
ル多結晶Ｓｉ層７０３の位置に合わせて開口される。

【００６５】イオン注入は、レジストマスク８０１をイ
オン注入マスクとし、導電性に寄与しないＳｉ⁺イオン
８０２により行われる。この工程は、パッシベーション
膜７０５および第２配線層７０４に影響を与えず、多結
晶Ｓｉ層７０３を非晶質化する為に行われる。イオン注
入条件は、例えば加速電圧４００〜８００ＫｅＶ、ドー
ズ量１．０×１０¹⁵〜１．０×１０¹⁶ｉｏｎｓ／ｃｍ²
である。

【００６６】また、レジストマスク８０１の開口位置
を、コンタクトホールの多結晶Ｓｉ層６０３の上に合わ
せて、イオン注入を行えば、多結晶Ｓｉ層６０３を非晶
質化することができる。コンタクトホールは、ビアホー
ルよりも深い位置にあるので、イオン注入条件は、先程
のビアホールとは異なり、例えば加速電圧６００〜１６
００ＫｅＶ、ドーズ量１．０×１０¹⁵〜１．０×１０¹⁶
ｉｏｎｓ／ｃｍ²である。

【００６７】多結晶Ｓｉ層７０３，６０３の下には、埋
込導電体７０２，６０２が形成されている。埋込導電体
７０２，６０２を形成するＷの質量数は、多結晶Ｓｉ層
７０３，６０３を形成するＳｉの質量数よりも、はるか
に大きい。イオン注入が行われると、全てのイオンが多
結晶Ｓｉ層７０３，６０３に注入される訳ではなく、わ
ずかなイオンは多結晶Ｓｉ層７０３，６０３を通過して
しまう。そのようにして漏れたイオンは、埋込導電体７
０２，６０２に吸収される。イオンの運動エネルギは、
質量数の大きいＷからなる埋込導電体７０２，６０２で
容易に吸収される。

【００６８】イオン注入により非晶質化されたＳｉ層
は、約１００ＭΩの高抵抗を有し、配線切断状態であ
る。一方、イオン注入されない多結晶Ｓｉ層は、約１０
０Ωの低抵抗を有し、配線接続状態である。

【００６９】以上のように、カスタマイジングを行うこ
とにより、任意のソース／ドレイン領域５０６、第１配
線層６０４、第２配線層７０４の間を接続または切断す
ることができる。

【００７０】なお、カスタマイジング時においてイオン
注入に用いるイオン種は、上記したＳｉ以外にも電気伝
導に寄与しないイオンを用いることも可能である。例え
ば、Ｇｅ、Ｃ、Ｎ、Ｆ、Ｃｌ、Ｎｅ、Ａｒ等のイオンま
たはこれらの化合物イオンを選択することもできる。

【００７１】以上は、種々のイオン種を用いて、イオン
注入により多結晶Ｓｉ層６０３，７０３を非晶質化する
ことにより、高抵抗化する場合について述べた。高抵抗
化するには、多結晶Ｓｉ層６０３，７０３を非晶質化す
る場合に限定されない。

【００７２】例えば、イオン種には、ＯまたはＮのイオ
ンを用いる。Ｏをイオン種にしてイオン注入すると、多
結晶Ｓｉ層６０３，７０３を非晶質化し、ＳｉＯ_x膜を
形成する。もし、必要であれば、その後、アニールを行
うことにより、ＳｉＯ₂膜を形成して絶縁膜を実現する
ことができ、同時に基板等のアニールを行うこともでき
る。

【００７３】以上のように、イオン注入により酸化膜ま
たは窒化膜を形成することにより、多結晶Ｓｉ層６０
３，７０３を高抵抗化して、配線を切断することもでき
る。なお、上記では、コンタクトホールとビアホールを
お互い左右方向にずらして配置し、上方からイオン注入
する際には、レジストマスクの開口位置を左右にずらし
て、コンタクトホールまたはビアホールの多結晶Ｓｉ層
を選択的に高抵抗化する場合について述べた。

【００７４】しかし、コンタクトホールとビアホールを
上下方向の同じ軸上に配置してもよい。コンタクトホー
ルの多結晶Ｓｉ層７０３にイオン注入（カスタマイジン
グ）する際には、上方からビアホールを通過して、コン
タクトホールの多結晶Ｓｉ層６０３にイオン注入され
る。

【００７５】このような場合であっても、前述の例のよ
うに、イオン注入条件を最適化することにより、任意の
深さにおけるある範囲内へのイオン注入が可能であるの
で、ビアホールまたはコンタクトホールのいずれか片方
の多結晶Ｓｉ層を高抵抗化することができる。また、ビ
アホールとコンタクトホールの両方の多結晶Ｓｉ層を高
抵抗化することもできる。

【００７６】コンタクトホールの多結晶Ｓｉ層６０３を
高抵抗化したい場合には、ビアホール内の多結晶Ｓｉ層
７０３と埋込導電体７０２を通過させて、多結晶Ｓｉ層
６０３にイオン注入する必要がある。この際、埋込導電
体７０２は、かならずしも必要ない。

【００７７】図１３は、ビアホール内の埋込導電体を省
いた半導体装置の断面図である。コンタクトホールとビ
アホールを上下方向の同じ軸上に配置した例を示す。コ
ンタクトホールは、上記と同様に、ソース／ドレイン領
域５０６上に埋込導電体６０２および多結晶Ｓｉ層６０
３を形成する。一方、ビアホールは、上記と異なり埋込
導電体を省いている。ビアホール部分の作成工程を説明
する。

【００７８】まず、上記と同様に、第１配線層６０４上
に第２層間絶縁膜７０１を形成し、ドライエッチングに
より第２層間絶縁膜７０１にビアホールを形成する。次
に、ＣＶＤ法またはスパッタリング法により、多結晶Ｓ
ｉ層７０３を全面に形成し、イオン注入法により、導電
型不純物をドープする。

【００７９】この後、アニール処理により、多結晶Ｓｉ
層７０３の不純物を活性化させ、フォトリソグラフィお
よびエッチングにより、所望の位置に多結晶Ｓｉ層７０
３を形成する。

【００８０】以後は、上記と同様に、バリアメタルとＡ
ｌ合金膜を形成し、所望の第２配線層７０４を形成す
る。次は、上記の半導体装置におけるカスタマイジング
の方法を説明する。ビアホールの多結晶Ｓｉ層７０３を
カスタマイジングする際には、多結晶Ｓｉ層７０３の下
部に埋込導電体がないことを除けば、上記と同じであ
る。ただし、埋込導電体を設けた方が、多結晶Ｓｉ層７
０３を薄くすることができ、カスタマイジングの際には
イオン注入時間を短くすることができる。

【００８１】一方、コンタクトホールの多結晶Ｓｉ層７
０３をカスタマイジングする際には、上方からビアホー
ルを通過して、コンタクトホールの多結晶Ｓｉ層６０３
にイオン注入される。

【００８２】コンタクトホールにおいては、カスタマイ
ジング時のイオン注入により、基板の不純物拡散領域５
０６の損傷を防ぐため、埋込導電体６０２が必要であ
る。なお、図１２において、例えばコンタクトホール内
の多結晶Ｓｉ層６０３を設けないこと等により、ビアホ
ールのみをカスタマイジングできるようにしてもよい。

【００８３】また、本実施例では、コンタクトホールと
ビアホールの２層の接続手段を設ける場合について示し
たが、３層以上設けて各層についてカスタマイジングす
ることができるようにしてもよい。

【００８４】本実施例の半導体装置は、イオン注入によ
りカスタマイジングを行うので、高耐電圧構造とする必
要がない。例えば、ユーザ書込方式のＰＲＯＭ等は、ア
ンチヒューズ部に高電圧を印加することにより、ユーザ
が任意の接続箇所の切断を行うことができる。このよう
に高電圧を印加する必要がある半導体装置は、絶縁膜を
厚くし、配線幅や配線間隔を広くする必要がある。

【００８５】本実施例の場合は、高電圧を印加するので
はなく、イオン注入することにより、任意の配線接続を
行うので、絶縁膜を厚くする等の必要性はなく、製造上
の制限が少ない。

【００８６】また、半導体装置の種類にかかわらず、コ
ンタクトホールやビアホールの形成等の多くの製造工程
を共通に行うことができるので、短期間に多種の半導体
装置の製造を行うことができる。また、カスタマイジン
グにより任意の配線接続を行うことができる。

【００８７】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【００８８】

【発明の効果】以上説明したように、本発明によれば、
コンタクトホールに結晶質半導体領域を形成することに
より、後に結晶半導体を電気的に切断または接続するこ
とができるので、短期間に多種の半導体装置を製造する
ことができる。

【図面の簡単な説明】

【図１】本発明の実施例による半導体装置の構成を示す
断面図である。

【図２】本発明の実施例によるＣＭＯＳ半導体装置の作
成工程を示す断面図である。

【図３】本発明の実施例によるＣＭＯＳ半導体装置の作
成工程を示す断面図である。

【図４】本発明の実施例によるＣＭＯＳ半導体装置の作
成工程を示す断面図である。

【図５】本発明の実施例によるＣＭＯＳ半導体装置の作
成工程を示す断面図である。

【図６】本発明の実施例によるＣＭＯＳ半導体装置の作
成工程を示す断面図である。

【図７】本発明の実施例によるＣＭＯＳ半導体装置の作
成工程を示す断面図である。

【図８】本発明の実施例によるＣＭＯＳ半導体装置の作
成工程を示す断面図である。

【図９】本発明の実施例によるＣＭＯＳ半導体装置の作
成工程を示す断面図である。

【図１０】本発明の実施例によるＣＭＯＳ半導体装置の
作成工程を示す断面図である。

【図１１】本発明の実施例によるＣＭＯＳ半導体装置の
作成工程を示す断面図である。

【図１２】本実施例による半導体装置の配線接続を決め
る工程を示す断面図である。

【図１３】他の実施例による半導体装置の構成を示す断
面図である。

【図１４】従来技術による半導体装置の構成を示す断面
図である。

【符号の説明】

１０１・・・基板、１０２・・・ＳｉＯ₂膜、１０３・
・・ＳｉＮ_x膜、１１０・・・ｐ型ウェル、１０７、１
１１・・・ｎ型ウェル、２０１・・・ＳｉＯ₂膜、２０
２・・・ＳｉＮ_x膜、２０６・・・フィールド酸化膜、
２０８・・・ＳｉＯ₂膜、３０３・・・多結晶Ｓｉ膜、
３０４・・・ＷＳｉ膜、３０５・・・ゲート電極、４０
７・・・ＳｉＯ₂膜、４０８・・・サイドスペーサ、１
０５、１０８、２０４、３０１、４０１、４０５、５０
１、５０５、５０８・・・イオン、１０４、２０３、４
０４、５０４、５０７・・・レジストマスク、１０６、
１０９、２０５、３０２、４０２、４０３、４０６、５
０２、５０３、５０６、５０９・・・イオン注入層、２
０７・・・チャンネルストップ層、６０１、７０１・・
・層間絶縁膜、６０２、７０２・・・埋込導電体、６０
３’、７０３’・・・非晶質Ｓｉ層、６０３、７０３・
・・多結晶Ｓｉ層、６０４、７０４・・・配線層、７０
５・・・パッシベーション膜、８０１・・・レジスト。

Claims

【特許請求の範囲】

【請求項１】被接続領域の上に絶縁膜を形成する工程
と、前記絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホール内に結晶質半導体領域を形成する
工程と、前記コンタクトホールの上部を覆うように配線層を形成
する工程と、前記配線層の上方から、レジストマスクにより選択的に
イオン注入し、前記結晶質半導体領域を高抵抗化する工
程とを含む半導体装置の製造方法。
【請求項２】さらに、前記コンタクトホール内におい
て、前記結晶質半導体領域の下に高融点金属を含む埋込
導電体を形成する工程を含む請求項１記載の半導体装置
の製造方法。
【請求項３】前記結晶質半導体領域を高抵抗化する工
程は、該結晶質半導体領域を非晶質化する工程である請
求項１または２記載の半導体装置の製造方法。
【請求項４】前記結晶質半導体領域を高抵抗化する工
程は、該結晶質半導体領域中に絶縁膜を形成する工程で
ある請求項１または２記載の半導体装置の製造方法。