JP3280788B2 - 利得制御増幅回路 - Google Patents
利得制御増幅回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、テレビジョンチューナ
等に使用して好適な、利得制御増幅回路に関する。
等に使用して好適な、利得制御増幅回路に関する。
【０００２】
【従来の技術】電界効果トランジスタ（以下、ＦＥＴと
略称する）を用いた利得制御増幅回路としては従来、図
２に示すようなデュアルゲートＦＥＴ１を用いたソース
接地、リバース利得制御方式が用いられていた。以下図
２に従って、従来の利得制御増幅回路について説明す
る。デュアルゲートＦＥＴ１の第１ゲート６に入力端子
１５より信号が入力されドレイン１３から出力端子１６
へ出力される。利得制御は、第２ゲート５に利得制御電
圧を印加することで作動させる。回路例からわかるよう
に、ソース接地方式のため入力インピーダンスは高く、
出力インピーダンスも第２ゲート５が第２ゲート接地コ
ンデンサ４で接地されていることから高くなる。図２に
おいて、入力信号は、第１ゲート６に入力されドレイン
１３からとり出される。第１ゲート６には電源電圧供給
端子１７より供給される電源電圧を第１ゲートバイアス
抵抗７，８により分割して得られるバイアス電圧が印加
され、ソース１４はソース接地コンデンサ１０を介して
接地され、ソースバイアス抵抗９，１１を介してバイア
ス電圧が印加されている。これらの抵抗は利得制御を良
好に行なわせるため必要である。第２ゲート５は、第２
ゲート接地コンデンサ４を介して接地され、利得制御電
圧供給抵抗３を介して利得制御電圧供給端子２より、利
得制御電圧が印加される。また、ドレイン１３は、ドレ
イン電圧印加コイル１２を介してバイアス電圧が供給さ
れる。
略称する）を用いた利得制御増幅回路としては従来、図
２に示すようなデュアルゲートＦＥＴ１を用いたソース
接地、リバース利得制御方式が用いられていた。以下図
２に従って、従来の利得制御増幅回路について説明す
る。デュアルゲートＦＥＴ１の第１ゲート６に入力端子
１５より信号が入力されドレイン１３から出力端子１６
へ出力される。利得制御は、第２ゲート５に利得制御電
圧を印加することで作動させる。回路例からわかるよう
に、ソース接地方式のため入力インピーダンスは高く、
出力インピーダンスも第２ゲート５が第２ゲート接地コ
ンデンサ４で接地されていることから高くなる。図２に
おいて、入力信号は、第１ゲート６に入力されドレイン
１３からとり出される。第１ゲート６には電源電圧供給
端子１７より供給される電源電圧を第１ゲートバイアス
抵抗７，８により分割して得られるバイアス電圧が印加
され、ソース１４はソース接地コンデンサ１０を介して
接地され、ソースバイアス抵抗９，１１を介してバイア
ス電圧が印加されている。これらの抵抗は利得制御を良
好に行なわせるため必要である。第２ゲート５は、第２
ゲート接地コンデンサ４を介して接地され、利得制御電
圧供給抵抗３を介して利得制御電圧供給端子２より、利
得制御電圧が印加される。また、ドレイン１３は、ドレ
イン電圧印加コイル１２を介してバイアス電圧が供給さ
れる。
【０００３】
【発明が解決しようとする課題】さて上述したように一
般にデュアルゲートＦＥＴ１では利得制御を行う場合、
第２ゲート５を用いて、ソース電流を減少させて行う
が、大入力信号に対しては、大きく利得を減少させる必
要から、ソース電流を大きく減少させるが、この為に、
デュアルゲートＦＥＴ１の歪が大きくなるという欠点が
あった。又デュアルゲートＦＥＴをソース接地で用いる
と入出力インピーダンスが高くなり、広い周波数範囲に
わたって利得制御を可能とするには、入出力の整合のた
めの回路構成が困難になるという欠点があった。この発
明は上述した事情に鑑みなされたもので、入出力インピ
ーダンスが低く、入出力整合のための回路構成が容易で
あり、大入力信号時も歪みの少い利得制御増幅回路を提
供することを目的とする。
般にデュアルゲートＦＥＴ１では利得制御を行う場合、
第２ゲート５を用いて、ソース電流を減少させて行う
が、大入力信号に対しては、大きく利得を減少させる必
要から、ソース電流を大きく減少させるが、この為に、
デュアルゲートＦＥＴ１の歪が大きくなるという欠点が
あった。又デュアルゲートＦＥＴをソース接地で用いる
と入出力インピーダンスが高くなり、広い周波数範囲に
わたって利得制御を可能とするには、入出力の整合のた
めの回路構成が困難になるという欠点があった。この発
明は上述した事情に鑑みなされたもので、入出力インピ
ーダンスが低く、入出力整合のための回路構成が容易で
あり、大入力信号時も歪みの少い利得制御増幅回路を提
供することを目的とする。
【０００４】
【課題を解決するための手段】請求項１の発明の利得制
御増幅回路は、増幅回路と、利得制御回路とよりなる利
得制御増幅回路において、前記増幅回路は、ゲート端子
が接地され、ソース端子より入力した信号を増幅して、
ドレイン端子より出力する第１の電界効果トランジスタ
と、該第１の電界効果トランジスタのドレイン端子に接
続される第１の出力端子と、ソース端子が接地され、ゲ
ート端子より入力した信号を増幅して、ドレイン端子よ
り出力する第２の電界効果トランジスタと、該第２の電
界効果トランジスタのゲート端子に接続される第１の入
力端子とを備え、前記利得制御回路は、第２の入力端子
と第２の出力端子とピンダイオードとを備え、前記第２
の入力端子と前記第２の出力端子との間に接続される信
号の伝送経路とアースとの間に、前記ピンダイオードを
接続し、前記第１の出力端子と前記第２の入力端子とを
接続し、前記第２の出力端子と前記第１の入力端子とを
接続し、前記ピンダイオードの有する順方向可変抵抗に
よって、前記第２の入力端子より入力した信号のレベル
を制御することを特徴とする。請求項２の発明の利得制
御増幅回路は、請求項１に記載の前記利得制御回路にお
いて、前記第２の入力端子と前記第２の出力端子との間
には、コイルと第１のコンデンサと第２のコンデンサと
が直列に接続され、前記第１のコンデンサと前記第２の
コンデンサとの接続点とアースとの間には、カソード側
をアースへの接続端とする前記ピンダイオードが介挿さ
れ、該ピンダイオードのアノード側には、利得制御電圧
が印加されていることを特徴とする。請求項３の発明の
利得制御増幅回路は、請求項１又は請求項２に記載の利
得制御増幅回路において、前記第１及び第２の電界効果
トランジスタは、シングルゲートであることを特徴とす
る。請求項４の発明の利得制御増幅回路は、請求項１、
請求項２又は請求項３に記載の利得制御増幅回路におい
て、前記増幅回路は、集積回路内に構成されていること
を特徴とする。
御増幅回路は、増幅回路と、利得制御回路とよりなる利
得制御増幅回路において、前記増幅回路は、ゲート端子
が接地され、ソース端子より入力した信号を増幅して、
ドレイン端子より出力する第１の電界効果トランジスタ
と、該第１の電界効果トランジスタのドレイン端子に接
続される第１の出力端子と、ソース端子が接地され、ゲ
ート端子より入力した信号を増幅して、ドレイン端子よ
り出力する第２の電界効果トランジスタと、該第２の電
界効果トランジスタのゲート端子に接続される第１の入
力端子とを備え、前記利得制御回路は、第２の入力端子
と第２の出力端子とピンダイオードとを備え、前記第２
の入力端子と前記第２の出力端子との間に接続される信
号の伝送経路とアースとの間に、前記ピンダイオードを
接続し、前記第１の出力端子と前記第２の入力端子とを
接続し、前記第２の出力端子と前記第１の入力端子とを
接続し、前記ピンダイオードの有する順方向可変抵抗に
よって、前記第２の入力端子より入力した信号のレベル
を制御することを特徴とする。請求項２の発明の利得制
御増幅回路は、請求項１に記載の前記利得制御回路にお
いて、前記第２の入力端子と前記第２の出力端子との間
には、コイルと第１のコンデンサと第２のコンデンサと
が直列に接続され、前記第１のコンデンサと前記第２の
コンデンサとの接続点とアースとの間には、カソード側
をアースへの接続端とする前記ピンダイオードが介挿さ
れ、該ピンダイオードのアノード側には、利得制御電圧
が印加されていることを特徴とする。請求項３の発明の
利得制御増幅回路は、請求項１又は請求項２に記載の利
得制御増幅回路において、前記第１及び第２の電界効果
トランジスタは、シングルゲートであることを特徴とす
る。請求項４の発明の利得制御増幅回路は、請求項１、
請求項２又は請求項３に記載の利得制御増幅回路におい
て、前記増幅回路は、集積回路内に構成されていること
を特徴とする。
【０００５】
【作用】請求項１に記載の利得制御増幅回路によれば、
第１の電界効果トランジスタと第２の電界効果トランジ
スタとの間に、利得制御回路を介挿して、利得を制御す
るので、第１、第２の電界効果トランジスタのソース電
流を変える必要がなく更に、第１の電界効果トランジス
タの出力と、第２の電界効果トランジスタの入力との間
に接続されるインピーダンスの高い信号の伝送経路とア
ースとの間にピンダイオードを介挿して利得を制御する
ので、利得制御範囲を大きくとることが出来る。請求項
２に記載の利得制御増幅回路によれば、利得制御電圧に
よって、ピンダイオードの順方向可変抵抗が可変する。
請求項３に記載の利得制御増幅回路によれば、第１、第
２の電界効果トランジスタはシングルゲートであるの
で、増幅回路の入出力インピーダンスを低くすることが
出来る。請求項４に記載の利得制御増幅回路によれば、
増幅回路を集積回路内に構成しているので、利得制御増
幅回路を小型化することが出来る。
第１の電界効果トランジスタと第２の電界効果トランジ
スタとの間に、利得制御回路を介挿して、利得を制御す
るので、第１、第２の電界効果トランジスタのソース電
流を変える必要がなく更に、第１の電界効果トランジス
タの出力と、第２の電界効果トランジスタの入力との間
に接続されるインピーダンスの高い信号の伝送経路とア
ースとの間にピンダイオードを介挿して利得を制御する
ので、利得制御範囲を大きくとることが出来る。請求項
２に記載の利得制御増幅回路によれば、利得制御電圧に
よって、ピンダイオードの順方向可変抵抗が可変する。
請求項３に記載の利得制御増幅回路によれば、第１、第
２の電界効果トランジスタはシングルゲートであるの
で、増幅回路の入出力インピーダンスを低くすることが
出来る。請求項４に記載の利得制御増幅回路によれば、
増幅回路を集積回路内に構成しているので、利得制御増
幅回路を小型化することが出来る。
【０００６】
【実施例】以下図面を参照し、この発明の一実施例によ
る利得制御増幅回路を説明する。図１はこの発明による
利得制御増幅回路を示す回路図である。図１において２
１は第１のＦＥＴ、２２は第２のＦＥＴであり、２３，
２４はそれぞれ第１の出力端子、第１の入力端子を示
す。第１のＦＥＴ２１及び第２のＦＥＴ２２はそれぞれ
のバイアス抵抗３７，３８，３９と共に同一の集積回路
内に構成された増幅回路３５内に構成されている。利得
制御回路３６はコイル２７、第１のコンデンサ２８、第
２のコンデンサ２９、第１の抵抗３０、ピンダイオード
３１、第２の抵抗３２で構成されている。又、２５は第
２の入力端子、２６は第２の出力端子である。増幅回路
３５と利得制御回路３６はそれぞれ２３と２５及び２４
と２６とで接続されている。
る利得制御増幅回路を説明する。図１はこの発明による
利得制御増幅回路を示す回路図である。図１において２
１は第１のＦＥＴ、２２は第２のＦＥＴであり、２３，
２４はそれぞれ第１の出力端子、第１の入力端子を示
す。第１のＦＥＴ２１及び第２のＦＥＴ２２はそれぞれ
のバイアス抵抗３７，３８，３９と共に同一の集積回路
内に構成された増幅回路３５内に構成されている。利得
制御回路３６はコイル２７、第１のコンデンサ２８、第
２のコンデンサ２９、第１の抵抗３０、ピンダイオード
３１、第２の抵抗３２で構成されている。又、２５は第
２の入力端子、２６は第２の出力端子である。増幅回路
３５と利得制御回路３６はそれぞれ２３と２５及び２４
と２６とで接続されている。
【０００７】電源電圧供給端子３４より、第１の抵抗３
０、コイル２７を介して、第１のＦＥＴ２１へドレイン
電流が供給され、電源電圧供給端子４０より、バイアス
抵抗３９を介して、第２のＦＥＴ２２へドレイン電流が
供給される。入力端子１５より入力した信号は、第１の
ＦＥＴ２１において、所定の値に増幅され、第１の出力
端子２３、第２の入力端子２５を経て、利得制御回路３
６内に入力する。利得制御回路３６内に入力した信号
は、コイル２７、第１のコンデンサ２８、第２のコンデ
ンサ２９を介して、第２の出力端子２６より出力される
が、この途中、利得制御電圧供給端子３３より入力した
利得制御電圧によるピンダイオード３１の順方向抵抗の
可変により、利得制御を受ける。利得制御回路３６の第
２の出力端子２６より出力した信号は、第１の入力端子
２４より第２のＦＥＴ２２へ入力し、ここで再び、所定
の値に増幅され、出力端子１６より出力される。
０、コイル２７を介して、第１のＦＥＴ２１へドレイン
電流が供給され、電源電圧供給端子４０より、バイアス
抵抗３９を介して、第２のＦＥＴ２２へドレイン電流が
供給される。入力端子１５より入力した信号は、第１の
ＦＥＴ２１において、所定の値に増幅され、第１の出力
端子２３、第２の入力端子２５を経て、利得制御回路３
６内に入力する。利得制御回路３６内に入力した信号
は、コイル２７、第１のコンデンサ２８、第２のコンデ
ンサ２９を介して、第２の出力端子２６より出力される
が、この途中、利得制御電圧供給端子３３より入力した
利得制御電圧によるピンダイオード３１の順方向抵抗の
可変により、利得制御を受ける。利得制御回路３６の第
２の出力端子２６より出力した信号は、第１の入力端子
２４より第２のＦＥＴ２２へ入力し、ここで再び、所定
の値に増幅され、出力端子１６より出力される。
【０００８】
【発明の効果】請求項１記載の利得制御増幅回路は、増
幅回路のソース電流を変える必要がないので、歪みを悪
化させることがなく更に、インピーダンスの高い信号の
伝送経路とアースとの間にピンダイオードを介挿して利
得を制御するので、利得制御範囲を大きくとることが出
来る。請求項２記載の利得制御増幅回路は、利得制御電
圧によって、ピンダイオードの順方向抵抗を可変して利
得を制御することが出来るので、非常に簡単な回路に
て、利得制御回路を作ることが出来る。請求項３記載の
利得制御増幅回路は、第１、第２の電界効果トランジス
タはシングルゲートであるので、利得制御増幅回路の入
出力インピーダンスを低くすることが出来、増幅回路の
前段又は後段に接続させる回路の設計が容易なものとな
る。請求項４記載の利得制御増幅回路は、増幅回路を集
積回路内に構成しているので、利得制御増幅回路を小型
化することが出来る。
幅回路のソース電流を変える必要がないので、歪みを悪
化させることがなく更に、インピーダンスの高い信号の
伝送経路とアースとの間にピンダイオードを介挿して利
得を制御するので、利得制御範囲を大きくとることが出
来る。請求項２記載の利得制御増幅回路は、利得制御電
圧によって、ピンダイオードの順方向抵抗を可変して利
得を制御することが出来るので、非常に簡単な回路に
て、利得制御回路を作ることが出来る。請求項３記載の
利得制御増幅回路は、第１、第２の電界効果トランジス
タはシングルゲートであるので、利得制御増幅回路の入
出力インピーダンスを低くすることが出来、増幅回路の
前段又は後段に接続させる回路の設計が容易なものとな
る。請求項４記載の利得制御増幅回路は、増幅回路を集
積回路内に構成しているので、利得制御増幅回路を小型
化することが出来る。
【図１】本発明の一実施例による利得制御増幅回路を示
す図である。
す図である。
【図２】従来の利得制御増幅回路を示す図である。
１５ 入力端子 １６ 出力端子 ２１ 第１のＦＥＴ ２２ 第２のＦＥＴ ２３ 第１の出力端子 ２４ 第１の入力端子 ２５ 第２の入力端子 ２６ 第２の出力端子 ２７ コイル ２８ 第１のコンデンサ ２９ 第２のコンデンサ ３０ 第１の抵抗 ３１ ピンダイオード ３２ 第２の抵抗 ３３ 利得制御電圧供給端子 ３４ 電源電圧供給端子 ３５ 増幅回路 ３６ 利得制御回路 ３７，３８，３９ バイアス抵抗 ４０ 電源電圧供給端子
Claims (4)
- 【請求項１】 増幅回路と、利得制御回路とよりなる利
得制御増幅回路において、 前記増幅回路は、ゲート端子が接地され、ソース端子よ
り入力した信号を増幅して、ドレイン端子より出力する
第１の電界効果トランジスタと、該第１の電界効果トラ
ンジスタのドレイン端子に接続される第１の出力端子
と、ソース端子が接地され、ゲート端子より入力した信
号を増幅して、ドレイン端子より出力する第２の電界効
果トランジスタと、該第２の電界効果トランジスタのゲ
ート端子に接続される第１の入力端子とを備え、 前記利得制御回路は、第２の入力端子と第２の出力端子
とピンダイオードとを備え、前記第２の入力端子と前記
第２の出力端子との間に接続される信号の伝送経路とア
ースとの間に、前記ピンダイオードを接続し、前記第１
の出力端子と前記第２の入力端子とを接続し、前記第２
の出力端子と前記第１の入力端子とを接続し、前記ピン
ダイオードの有する順方向可変抵抗によって、前記第２
の入力端子より入力した信号のレベルを制御することを
特徴とする利得制御増幅回路。 - 【請求項２】 請求項１に記載の利得制御回路におい
て、前記第２の入力端子と前記第２の出力端子との間に
は、コイルと第１のコンデンサと第２のコンデンサとが
直列に接続され、前記第１のコンデンサと前記第２のコ
ンデンサとの接続点とアースとの間には、カソード側を
アースへの接続端とする前記ピンダイオードが介挿さ
れ、該ピンダイオードのアノード側には、利得制御電圧
が印加されていることを特徴とする利得制御増幅回路。 - 【請求項３】 請求項１又は請求項２に記載の利得制御
増幅回路において、前記第１及び第２の電界効果トラン
ジスタは、シングルゲートであることを特徴とする利得
制御増幅回路。 - 【請求項４】 請求項１、請求項２又は請求項３に記載
の利得制御増幅回路において、前記増幅回路は、集積回
路内に構成されていることを特徴とする利得制御増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34385893A JP3280788B2 (ja) | 1993-12-17 | 1993-12-17 | 利得制御増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34385893A JP3280788B2 (ja) | 1993-12-17 | 1993-12-17 | 利得制御増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176968A JPH07176968A (ja) | 1995-07-14 |
| JP3280788B2 true JP3280788B2 (ja) | 2002-05-13 |
Family
ID=18364783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34385893A Expired - Fee Related JP3280788B2 (ja) | 1993-12-17 | 1993-12-17 | 利得制御増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3280788B2 (ja) |
-
1993
- 1993-12-17 JP JP34385893A patent/JP3280788B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07176968A (ja) | 1995-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020212 |
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