JP3298066B2 - 化合物半導体素子の製造方法 - Google Patents
化合物半導体素子の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体素子
の製造方法に関し、詳しくは、化合物半導体電界効果ト
ランジスタ等の化合物半導体からなる化合物半導体素子
の製造方法に関する。
の製造方法に関し、詳しくは、化合物半導体電界効果ト
ランジスタ等の化合物半導体からなる化合物半導体素子
の製造方法に関する。
【０００２】
【従来の技術】化合物半導体を用いた電界効果トランジ
スタ（以下、ＭＥＳＦＥＴと呼ぶ）の高性能化、特に高
周波化を図るためには、スケーリング則に従いゲート長
を短縮し、かつ能動層の高濃度・薄層化することが最も
効果的である。
スタ（以下、ＭＥＳＦＥＴと呼ぶ）の高性能化、特に高
周波化を図るためには、スケーリング則に従いゲート長
を短縮し、かつ能動層の高濃度・薄層化することが最も
効果的である。
【０００３】ところが、レジストマスクを用いた製造工
程においては、パターンの微細化にはレジストのパター
ンニングを行う露光装置の最小パターン露光精度が問題
となってくる。
程においては、パターンの微細化にはレジストのパター
ンニングを行う露光装置の最小パターン露光精度が問題
となってくる。
【０００４】この点に関しては、今までも、露光の光波
長を短縮したり、電子線を用いてパターンを描画するこ
となどによって露光精度をあげてきた。
長を短縮したり、電子線を用いてパターンを描画するこ
となどによって露光精度をあげてきた。
【０００５】しかし、これには、露光装置を新規に導入
する必要があり、またプロセスのスループットが悪くな
るといった問題もあった。
する必要があり、またプロセスのスループットが悪くな
るといった問題もあった。
【０００６】そこで、従来において、これらの問題を解
決するためレジストマスクに、露光装置でパターンニン
グした後、エッチングによってパターン幅を微細化する
といった製造方法が用いられてきた。
決するためレジストマスクに、露光装置でパターンニン
グした後、エッチングによってパターン幅を微細化する
といった製造方法が用いられてきた。
【０００７】この従来の方法により、露光装置の最小パ
ターン露光精度より短いゲート長のＭＥＳＨＦＥＴが可
能となった。
ターン露光精度より短いゲート長のＭＥＳＨＦＥＴが可
能となった。
【０００８】しかし、この工程においても、ゲート長が
より短縮され、レジストのアスペクト比が大きくなる
と、プロセスの途中でレジストの蛇行、また倒れるとい
った問題が出てくる。
より短縮され、レジストのアスペクト比が大きくなる
と、プロセスの途中でレジストの蛇行、また倒れるとい
った問題が出てくる。
【０００９】また、この従来のＭＥＳＦＥＴを主にアナ
ログ回路で使用するとき、ソース・ゲート間の抵抗値を
下げかつ、ドレイン・ゲート間の高耐圧化をはかるため
に、非対称構造が用いられる。
ログ回路で使用するとき、ソース・ゲート間の抵抗値を
下げかつ、ドレイン・ゲート間の高耐圧化をはかるため
に、非対称構造が用いられる。
【００１０】この構造を実現するために、従来において
は、Ｔ型ダミーゲートを用いたセルフアライン注入技術
が用いられてきた。
は、Ｔ型ダミーゲートを用いたセルフアライン注入技術
が用いられてきた。
【００１１】この注入技術では、Ｔ型ダミーゲートをマ
スクにして、ソース側から斜めにイオン注入すること
で、ゲートのソース端際にセルフアラインに不純物の添
加を行い、ゲートのドレイン側には一定距離を離して不
純物の添加を行う。
スクにして、ソース側から斜めにイオン注入すること
で、ゲートのソース端際にセルフアラインに不純物の添
加を行い、ゲートのドレイン側には一定距離を離して不
純物の添加を行う。
【００１２】これによりＭＥＳＦＥＴのソース・ゲート
間の抵抗値を下げ、かつ、ドレイン・ゲート間の高耐圧
化が可能となる。
間の抵抗値を下げ、かつ、ドレイン・ゲート間の高耐圧
化が可能となる。
【００１３】ところが、Ｔ型ダミーゲートの形成には，
３層レジスト塗布、下層レジストのアンダーカットなど
といった高度で複雑な工程が必要となる。
３層レジスト塗布、下層レジストのアンダーカットなど
といった高度で複雑な工程が必要となる。
【００１４】
【発明が解決しようとする課題】従来技術によるＴ型ダ
ミーゲートを用いたセルフアライン注入技術では、Ｔ型
ダミーゲート形成工程が非常に複雑であり、ＭＥＳＦＥ
Ｔの量産を行うには不適である。
ミーゲートを用いたセルフアライン注入技術では、Ｔ型
ダミーゲート形成工程が非常に複雑であり、ＭＥＳＦＥ
Ｔの量産を行うには不適である。
【００１５】また、さらにゲート長を短縮すると、レジ
ストのアスペクト比の増大のため、レジストの蛇行、ま
た倒れるといった問題が生じ、ゲート長の短縮にはある
限界がある。
ストのアスペクト比の増大のため、レジストの蛇行、ま
た倒れるといった問題が生じ、ゲート長の短縮にはある
限界がある。
【００１６】さらに、ソース・ゲート間の低抵抗化、ド
レイン・ゲート間の高耐圧化をそれぞれ最適化し、異な
った注入条件での不純物の添加を行うとき、イオン注入
をソース側・ドレイン側同時に行うため、従来技術では
実現できない。
レイン・ゲート間の高耐圧化をそれぞれ最適化し、異な
った注入条件での不純物の添加を行うとき、イオン注入
をソース側・ドレイン側同時に行うため、従来技術では
実現できない。
【００１７】従って、本発明の技術的課題は、従来の露
光装置を用い、安定性かつ量産性に優れた方法でゲート
形成を行うことにより、高周波特性に優れ、しかもブレ
ークダウン電圧の高い、高性能なＭＥＳＦＥＴを形成す
ることができる化合物半導体素子の製造方法を提供する
ことにある。
光装置を用い、安定性かつ量産性に優れた方法でゲート
形成を行うことにより、高周波特性に優れ、しかもブレ
ークダウン電圧の高い、高性能なＭＥＳＦＥＴを形成す
ることができる化合物半導体素子の製造方法を提供する
ことにある。
【００１８】
【課題を解決するための手段】本発明は、上記技術的課
題を解決するためになされたものである。
題を解決するためになされたものである。
【００１９】即ち、本発明に係る化合物半導体素子の製
造方法は、従来の露光装置を用い、ソース部及びドレイ
ン部が離間して設けられた化合物半導体基板に、レジス
トを材料として、前記ソース部に隣接したｎ´注入層を
形成するための開口を有するマスクであるソースパター
ン及び前記ドレイン部に隣接したｎ´注入層を形成する
ための開口を有するマスクであるドレインパターンの内
のいずれか一方からなる第１のパターンを形成する（第
１の工程）こと。
造方法は、従来の露光装置を用い、ソース部及びドレイ
ン部が離間して設けられた化合物半導体基板に、レジス
トを材料として、前記ソース部に隣接したｎ´注入層を
形成するための開口を有するマスクであるソースパター
ン及び前記ドレイン部に隣接したｎ´注入層を形成する
ための開口を有するマスクであるドレインパターンの内
のいずれか一方からなる第１のパターンを形成する（第
１の工程）こと。
【００２０】続いて、そのパターンの開口と同形状の凸
部を有する反転パターンである第１の反転パターンをＳ
ｉＯ２，ＳｉＮ，ＳｉＯＮなど絶縁膜により形成しパタ
ーン反転を行う（第２の工程）こと。
部を有する反転パターンである第１の反転パターンをＳ
ｉＯ２，ＳｉＮ，ＳｉＯＮなど絶縁膜により形成しパタ
ーン反転を行う（第２の工程）こと。
【００２１】次に、ドレインパターン又はソースパター
ンの内の前記第１のパターンと異なるものからなる第２
のパターンを形成する（第３の工程）こと。
ンの内の前記第１のパターンと異なるものからなる第２
のパターンを形成する（第３の工程）こと。
【００２２】続いて、その第２のパターンの開口と同形
状の凸部を有する反転パターンからなる第２の反転パタ
ーンをＳｉＯ２，ＳｉＮ，ＳｉＯＮなど絶縁膜で形成す
る（第４の工程）こと。
状の凸部を有する反転パターンからなる第２の反転パタ
ーンをＳｉＯ２，ＳｉＮ，ＳｉＯＮなど絶縁膜で形成す
る（第４の工程）こと。
【００２３】その後、前記工程で形成した絶縁膜のソー
スパターンおよびドレインパターンである第１及び第２
の反転パターンをマスクにしてゲート電極の形成を行う
（第５の工程）ことを備えることによって、安定性かつ
量産性に優れ、さらに高性能な化合物半導体素子である
ＭＥＳＦＥＴを形成することができる化合物半導体素子
の製造方法である。
スパターンおよびドレインパターンである第１及び第２
の反転パターンをマスクにしてゲート電極の形成を行う
（第５の工程）ことを備えることによって、安定性かつ
量産性に優れ、さらに高性能な化合物半導体素子である
ＭＥＳＦＥＴを形成することができる化合物半導体素子
の製造方法である。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２５】尚、以下に述べる本発明の実施の形態にお
いては、化合物半導体素子としてＧａＡｓＭＥＳＦＥＴ
を製造した場合についてのみ示すが、本発明によって製
造される化合物半導体素子は、これに限定されるもので
はない。
いては、化合物半導体素子としてＧａＡｓＭＥＳＦＥＴ
を製造した場合についてのみ示すが、本発明によって製
造される化合物半導体素子は、これに限定されるもので
はない。
【００２６】まず、図１に示すように、ガリウム砒素
（ＧａＡｓ）からなる半絶縁性基板１にベリリウム（Ｂ
ｅ）イオン２を注入し、Ｂｅ注入領域（Ｂｅ注入層）３
を形成する。尚、符号４はレジストである。
（ＧａＡｓ）からなる半絶縁性基板１にベリリウム（Ｂ
ｅ）イオン２を注入し、Ｂｅ注入領域（Ｂｅ注入層）３
を形成する。尚、符号４はレジストである。
【００２７】同様に図２に示すように、Ｂｅ注入層３よ
り浅い部分にシリコン（Ｓｉ）イオン５を注入しＳｉ注
入領域（Ｓｉ注入層）６を形成する。尚、符号７はレジ
ストである。
り浅い部分にシリコン（Ｓｉ）イオン５を注入しＳｉ注
入領域（Ｓｉ注入層）６を形成する。尚、符号７はレジ
ストである。
【００２８】次に、図３に示すように、アニール保護膜
８として、ＳｉＮ，ＳｉＯ2 ，ＳｉＯＮ膜などのＳｉ化
合物からなる絶縁膜を試料全体に形成する。
８として、ＳｉＮ，ＳｉＯ2 ，ＳｉＯＮ膜などのＳｉ化
合物からなる絶縁膜を試料全体に形成する。
【００２９】次に、図４に示すように、上面にレジスト
１１を設けて、Ｓｉイオン９をソース領域（ソース部）
１２Ｓ及びドレイン領域（ドレイン部）１２Ｄに注入
し、夫々ｎ＋注入層を形成する。
１１を設けて、Ｓｉイオン９をソース領域（ソース部）
１２Ｓ及びドレイン領域（ドレイン部）１２Ｄに注入
し、夫々ｎ＋注入層を形成する。
【００３０】次に，ソース部のｎ´注入層を形成するた
め、図５の様にレジスト１３によりパターンニング（第
１のパターン）し、そしてこのレジスト１３をマスクに
してＳｉイオン１４を注入し、ソース部１２Ｓに隣接し
てｎ´注入層１５Ｓを形成する（第１の工程）。
め、図５の様にレジスト１３によりパターンニング（第
１のパターン）し、そしてこのレジスト１３をマスクに
してＳｉイオン１４を注入し、ソース部１２Ｓに隣接し
てｎ´注入層１５Ｓを形成する（第１の工程）。
【００３１】次に、図６に示すように、パターン反転膜
としてＳｉＯ2 ，ＳｉＮ膜などのＳｉ化合物からなる絶
縁膜をレジストパターン上に形成しリフトオフし、第の
１反転パターン１６を形成する（第２の工程）。
としてＳｉＯ2 ，ＳｉＮ膜などのＳｉ化合物からなる絶
縁膜をレジストパターン上に形成しリフトオフし、第の
１反転パターン１６を形成する（第２の工程）。
【００３２】ソース部１２Ｓのｎ´注入層１５Ｓと同様
にして、図７に示すように、パターニングし（第２のパ
ターン）、ドレイン部１２Ｄにも，これに隣接してｎ´
注入層１５Ｄを形成する（第３の工程）。
にして、図７に示すように、パターニングし（第２のパ
ターン）、ドレイン部１２Ｄにも，これに隣接してｎ´
注入層１５Ｄを形成する（第３の工程）。
【００３３】続いて、その上にパターン反転膜として、
ＳｉＯ2 、ＳｉＮ膜などのＳｉ化合物からなる絶縁膜を
レジストパターン上に形成しリフトオフし、第２の反転
パターン１７を形成する（第４の工程）。
ＳｉＯ2 、ＳｉＮ膜などのＳｉ化合物からなる絶縁膜を
レジストパターン上に形成しリフトオフし、第２の反転
パターン１７を形成する（第４の工程）。
【００３４】次に，８００℃から９５０℃で１秒〜３０
分間のアニールし、各注入層１５Ｓ及び１５Ｄの活性化
および結晶性の回復を行う。
分間のアニールし、各注入層１５Ｓ及び１５Ｄの活性化
および結晶性の回復を行う。
【００３５】次に、図８の様にレジストでパターンニン
グし、ＳｉＯ2 ，ＳｉＮ膜などの第１及び第２の反転パ
ターン１６，１７をマスクにして、第１及び第２の反転
パターン１６，１７の間にあるゲート部のアニール保護
膜８の一部を除去し、ショットキーゲート用のゲート電
極１８を形成する（第５の工程）。
グし、ＳｉＯ2 ，ＳｉＮ膜などの第１及び第２の反転パ
ターン１６，１７をマスクにして、第１及び第２の反転
パターン１６，１７の間にあるゲート部のアニール保護
膜８の一部を除去し、ショットキーゲート用のゲート電
極１８を形成する（第５の工程）。
【００３６】最後に、図９に示すように、ソース電極１
９Ｓ，ドレイン電極１９Ｄを形成し、ＧａＡｓＭＥＳＨ
ＦＥＴ１０が完成する。
９Ｓ，ドレイン電極１９Ｄを形成し、ＧａＡｓＭＥＳＨ
ＦＥＴ１０が完成する。
【００３７】
【発明の効果】以上説明したように、本発明に係る化合
物半導体素子の製造方法においては、従来の露光装置を
用い、最小パターン露光精度以下の細いパターンを安定
に、精度良く形成することが可能となる。
物半導体素子の製造方法においては、従来の露光装置を
用い、最小パターン露光精度以下の細いパターンを安定
に、精度良く形成することが可能となる。
【００３８】また、本発明に係る化合物半導体素子の製
造方法においては、従来のようなＴ型ダミーゲートを用
いることなく、ソース部及びドレイン部にそれぞれ適切
な注入層の形成ができるため、ダミーゲート形成の複雑
な工程が不要となり、製造工程の簡略化が可能となる。
造方法においては、従来のようなＴ型ダミーゲートを用
いることなく、ソース部及びドレイン部にそれぞれ適切
な注入層の形成ができるため、ダミーゲート形成の複雑
な工程が不要となり、製造工程の簡略化が可能となる。
【図１】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第１工程を順に説明するための断面図で
ある。
Ｔの製造方法の第１工程を順に説明するための断面図で
ある。
【図２】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第１工程を順に説明するための断面図で
ある。
Ｔの製造方法の第１工程を順に説明するための断面図で
ある。
【図３】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第１工程を順に説明するための断面図で
ある。
Ｔの製造方法の第１工程を順に説明するための断面図で
ある。
【図４】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第１工程を順に説明するための断面図で
ある。
Ｔの製造方法の第１工程を順に説明するための断面図で
ある。
【図５】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第１工程を順に説明するための断面図で
ある。
Ｔの製造方法の第１工程を順に説明するための断面図で
ある。
【図６】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第２工程を説明するための断面図であ
る。
Ｔの製造方法の第２工程を説明するための断面図であ
る。
【図７】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第３及び第４工程を説明するための断面
図である。
Ｔの製造方法の第３及び第４工程を説明するための断面
図である。
【図８】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第５工程を説明するための断面図であ
る。
Ｔの製造方法の第５工程を説明するための断面図であ
る。
【図９】本発明の実施の形態に係るＧａＡｓＭＥＳＦＥ
Ｔの製造方法の第５工程の更に後工程を説明するための
断面図であり、本発明の実施の形態に係るＧａＡｓＭＥ
ＳＦＥＴの完成品を示している。
Ｔの製造方法の第５工程の更に後工程を説明するための
断面図であり、本発明の実施の形態に係るＧａＡｓＭＥ
ＳＦＥＴの完成品を示している。
１ 化合物半導体基板 ２ Ｂｅイオン ３ Ｂｅ注入層 ４，７，１１，１３ レジスト ５，９，１４ Ｓｉイオン ６ Ｓｉ注入層 ８ アニール保護膜 １０ ＧａＡｓＭＥＳＨＦＥＴ １２Ｓ ソース部 １２Ｄ ドレイン部 １５Ｓ，１５Ｄ ｎ´注入層 １６ 第１の反転パターン １７ 第２の反転パターン １８ ゲー卜電極 １９Ｓ ソース電極 １９Ｄ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浦山 健一朗 東京都三鷹市下連雀５丁目１番１号 日 本無線株式会社内 (72)発明者 矢野 義明 東京都三鷹市下連雀５丁目１番１号 日 本無線株式会社内 (56)参考文献 特開 平７−263464（ＪＰ，Ａ) 特開 昭61−127180（ＪＰ，Ａ) 特開 平６−342810（ＪＰ，Ａ) 特開 平１−202869（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (2)
- 【請求項１】 ソース部及びドレイン部が離間して設け
られた化合物半導体基板に、前記ソース部に隣接したｎ
´注入層を形成するための開口を有するレジストマスク
であるソースパターン及び前記ドレイン部に隣接したｎ
´注入層を形成するための開口を有するレジストマスク
であるドレインパターンの内のいずれか一方からなる第
１のパターンを形成する第１の工程と、 前記第１のパターンの開口と同形状の凸部を有する反転
パターンからなる第１の反転パターンをケイ素化合物か
らなる絶縁膜で形成する第２の工程と、 前記ドレインパターン及び前記ソースパターンの内の他
方からなる第２のパターンを形成する第３の工程と、 前記第２のパターンの開口と同形状の凸部を有する反転
パターンからなる第２の反転パターンをケイ素化合物か
らなる絶縁膜で形成する第４の工程と、 前記第２及び第４の工程で形成した前記第１及び第２の
反転パターンをマスクにしてゲート電極を形成する第５
の工程とを含むことを特徴とする化合物半導体素子の製
造方法。 - 【請求項２】 請求項１記載の化合物半導体素子の製造
方法において、前記ケイ素化合物は、ＳｉＯ2 ，Ｓｉ
Ｎ，及びＳｉＯＮの内の少なくとも一種からなることを
特徴とする化合物半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15924598A JP3298066B2 (ja) | 1998-06-08 | 1998-06-08 | 化合物半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15924598A JP3298066B2 (ja) | 1998-06-08 | 1998-06-08 | 化合物半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11354539A JPH11354539A (ja) | 1999-12-24 |
| JP3298066B2 true JP3298066B2 (ja) | 2002-07-02 |
Family
ID=15689531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15924598A Expired - Fee Related JP3298066B2 (ja) | 1998-06-08 | 1998-06-08 | 化合物半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3298066B2 (ja) |
-
1998
- 1998-06-08 JP JP15924598A patent/JP3298066B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11354539A (ja) | 1999-12-24 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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