JPH1011388A

JPH1011388A - ダイレクトメモリアクセス制御装置

Info

Publication number: JPH1011388A
Application number: JP15821496A
Authority: JP
Inventors: Yukihiko Kanbe; 幸彦神戸
Original assignee: TEC CORP
Current assignee: TEC CORP
Priority date: 1996-06-19
Filing date: 1996-06-19
Publication date: 1998-01-16

Abstract

(57)【要約】【課題】ＤＭＡ転送処理能力を十分に発揮させること
により、データ転送処理をより高速化する。【解決手段】連続するアドレスを更新するための単位
加算データを転送元アドレスに加算することにより、次
に転送する転送データの転送元アドレスとして更新する
転送元アドレスコントローラ２１と、予め設定した転送
先加算データ及び連続するアドレスを更新するための単
位加算データを、予め設定した連続アドレス部分の転送
カウント数に基づいて決定される転送データのアドレス
の連続又は不連続に応じて選択し、選択した加算データ
を転送先アドレスに加算することにより、次に転送する
転送データの転送先アドレスとして更新する転送先アド
レスコントローラ２２とを設け、連続アドレスの転送デ
ータを断続アドレスへ転送する場合でもＤＭＡのみで転
送処理を可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイレクトメモリ
アクセス（以下、「ＤＭＡ」という。）によるデータ転
送処理を制御するＤＭＡ制御装置に関する。

【０００２】

【従来の技術】ＤＭＡは、入出力装置とメモリ又はメモ
リ同士のデータの受渡しを直接的にやり取りする方法
で、ＣＰＵ（中央処理装置）を介して行う通常の方法に
比して高速にデータの受渡しを行うことができることか
らパ−ソナルコンピュ−タ等でよく使用されるものであ
る。

【０００３】このＤＭＡを制御するＤＭＡコントローラ
（ＤＭＡ制御装置）は、例えばＲＯＭ（リード・オンリ
・メモリ）等に設けられたキャラクタジェネレータ（Ｃ
Ｇ）から取出したイメージデータをイメージバッファへ
展開するときなどに起動される。この場合、ＤＭＡのハ
ードウエア制御は、転送元アドレスと転送先アドレスは
ともに連続している場合にしか実行できなかった。

【０００４】従って、例えば図９及び図１１（ａ）に示
すような文字「Ａ」がキャラクタジェネレータ（ＣＧ）
に連続したアドレス０番地〜８番地にイメージデータと
して記憶されている場合、この文字「Ａ」を図１０及び
図１１（ｂ）に示すようなイメージバッファの一部、す
なわち断続的なアドレスを含む部分へ転送するには、Ｄ
ＭＡのハードウエア制御とともに、図１２に示すような
ソフトウエア制御が必要だった。

【０００５】すなわち、先ずＤＭＡコントローラに転送
元アドレス「０」、転送先アドレス「５００」及び連続
するアドレスにあるデータの転送数「２」をセット（例
えば２から０までダウンカウントする場合である）し
て、ＤＭＡを起動する。これにより、図１１に示すキャ
ラクタジェネレータ（ＣＧ）におけるアドレス０番地か
ら２番地までのデータ（ｘブロック）のＤＭＡ転送のハ
ードウエア制御が行われ、このｘブロックの転送処理が
終了すると、ＤＭＡは停止する。

【０００６】そして、転送先の連続したアドレスへの転
送が終了したか否か、すなわちターミナルカウントが発
生したか否かを判断する。このとき、ターミナルカウン
トが発生したと判断した場合、転送元のアドレスの最終
ラインのＤＭＡ転送が終了したか否かを判断する。この
例の場合、アドレス０番地から２番地までのデータ（ｘ
ブロック）では、未だ最終ラインの転送ではないため、
次の処理に進む。

【０００７】すなわち、ＤＭＡコントローラに次の転送
元アドレス「３」、転送先アドレス「６００」及び連続
する転送数「２」をセットして、ＤＭＡを起動する。こ
れにより、図１１に示すキャラクタジェネレータ（Ｃ
Ｇ）におけるアドレス３番地から５番地までのデータ
（ｙブロック）のＤＭＡ転送のハードウエア制御が行わ
れ、このｙブロックの転送処理が終了すると、ＤＭＡは
再び停止する。

【０００８】そして、ターミナルカウントが発生したか
否かを判断する。このとき、ターミナルカウントが発生
したと判断した場合、転送元のアドレスの最終ラインの
ＤＭＡ転送が終了したか否かを判断する。この例の場
合、アドレス３番地から５番地までのデータ（ｙブロッ
ク）では、未だ最終ラインの転送ではないため、次の処
理に進む。

【０００９】すなわち、ＤＭＡコントローラに次の転送
元アドレス「６」、転送先アドレス「７００」及び連続
する転送数「２」をセットして、ＤＭＡを起動する。こ
れにより、図１１に示すキャラクタジェネレータ（Ｃ
Ｇ）におけるアドレス６番地から８番地までのデータ
（ｚブロック）のＤＭＡ転送のハードウエア制御が行わ
れ、このｚブロックの転送処理が終了すると、ＤＭＡは
再び停止する。

【００１０】そして、ターミナルカウントが発生したか
否かを判断する。このとき、ターミナルカウントが発生
したと判断した場合、転送元のアドレスの最終ラインの
ＤＭＡ転送が終了したか否かを判断する。この例の場
合、アドレス６番地から８番地までのデータ（ｚブロッ
ク）は、最終ラインの転送であるため、このＤＭＡ制御
を終了する。

【００１１】このように、キャラクタジェネレータ（Ｃ
Ｇ）における連続アドレスのイメージデータを断続アド
レスへ転送する場合、アドレスが断続的となる度にハー
ドウエア制御を停止し、転送元アドレス等の設定やＤＭ
Ａの起動を再度行うソフトウエア制御が必要であった。

【００１２】

【発明が解決しようとする課題】しかし、このようなＤ
ＭＡ制御装置においては、転送先アドレスが断続的なデ
ータをＤＭＡ転送する場合、アドレスを連続的に転送で
きる部分に分割して複数回ＤＭＡコントローラに設定を
行ってＤＭＡをその都度起動していたため、割り込み処
理などのソフトウエア制御を必要とし、複雑な処理をし
なければならないという問題があった。

【００１３】しかも、アドレスが不連続になる部分にな
る度にＤＭＡが停止するため、ＤＭＡによるイメージデ
ータ等の転送処理全体に時間がかかり、処理速度が速い
というＤＭＡ転送制御の効果を十分に達成することがで
きないという問題もあった。特にフォントのデータが大
きいほどＤＭＡが停止する回数が増え、転送処理速度も
低下する。例えば、通常のＣＧデータで１キャラクタあ
たり２４回程度ＤＭＡが停止するため、１ぺージ１００
キャラクタの場合には２４００回もＤＭＡが停止ことと
なる。

【００１４】そこで、本発明は、ダイレクトメモリアク
セスによる転送処理能力を十分に発揮させることによ
り、データ転送処理をより高速化することができるダイ
レクトメモリアクセス制御装置を提供しようとするもの
である。

【００１５】

【課題を解決するための手段】請求項１の本発明は、バ
スラインのバス使用権を得て、転送するデータの転送元
アドレス及び転送先アドレスの切換えによりデータのや
り取りを直接的に行うダイレクトメモリアクセスによる
データ転送処理を制御するダイレクトメモリアクセス制
御装置において、予め設定した転送元加算データ及び連
続するアドレスを更新するための単位加算データを、予
め設定した連続アドレス部分の転送カウント数に基づい
て決定されるアドレスの連続又は不連続に応じて選択
し、選択した加算データを転送元アドレスに加算するこ
とにより、次に転送する転送データの転送元アドレスと
して更新する転送元アドレス発生部と、予め設定した転
送先加算データ及び連続するアドレスを更新するための
単位加算データを、予め設定した連続アドレス部分の転
送カウント数に基づいて決定される転送データのアドレ
スの連続又は不連続に応じて選択し、選択した加算デー
タを転送先アドレスに加算することにより、次に転送す
る転送データの転送先アドレスとして更新する転送先ア
ドレス発生部とを設けたものである。

【００１６】請求項２の本発明は、バスラインのバス使
用権を得て、転送するデータの転送元アドレス及び転送
先アドレスの切換えによりデータのやり取りを直接的に
行うダイレクトメモリアクセスによるデータ転送処理を
制御するダイレクトメモリアクセス制御装置において、
連続するアドレスを更新するための単位加算データを転
送元アドレスに加算することにより、次に転送する転送
データの転送元アドレスとして更新する転送元アドレス
発生部と、予め設定した転送先加算データ及び連続する
アドレスを更新するための単位加算データを、予め設定
した連続アドレス部分の転送カウント数に基づいて決定
される転送データのアドレスの連続又は不連続に応じて
選択し、選択した加算データを転送先アドレスに加算す
ることにより、次に転送する転送データの転送先アドレ
スとして更新する転送先アドレス発生部とを設けたもの
である。

【００１７】請求項３の本発明は、バスラインのバス使
用権を得て、転送するデータの転送元アドレス及び転送
先アドレスの切換えによりデータのやり取りを直接的に
行うダイレクトメモリアクセスによるデータ転送処理を
制御するダイレクトメモリアクセス制御装置において、
予め設定した転送元加算データ及び連続するアドレスを
更新するための単位加算データを、予め設定した連続ア
ドレス部分の転送カウント数に基づいて決定されるアド
レスの連続又は不連続に応じて選択し、選択した加算デ
ータを転送元アドレスに加算することにより、次に転送
する転送データの転送元アドレスとして更新する転送元
アドレス発生部と、連続するアドレスを更新するための
単位加算データを転送先アドレスに加算することによ
り、次に転送する転送データの転送先アドレスとして更
新する転送先アドレス発生部とを設けたものである。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００１９】図１は、本実施の形態における回路の要部
構成を示すブロック図で、１１は制御部本体を構成する
ＣＰＵ（中央処理装置）、１２はこのＣＰＵ１１が各部
を制御するためのプログラムデータやキャラクタジェネ
レータ（ＣＧ）データを格納したＲＯＭ（リード・オン
リ・メモリ）、１３はＣＰＵ１１が行うイメージ展開処
理等のデータ処理のために使用されるイメージバッファ
等のメモリを設けたＲＡＭ（ランダム・アクセス・メモ
リ）、１４はＤＭＡ制御回路である。上記ＣＰＵ１１と
ＲＯＭ１２、ＲＡＭ１３、ＤＭＡ制御回路１４とはアド
レスバス、データバス、制御バス等のバスライン１５に
より電気的に接続されている。また、ＣＰＵ１１とＤＭ
Ａ制御回路１４とはバス使用権要求信号（ＨＲＥＧ）、
バス使用権許可信号（ＨＡＣＫ）の制御線で接続されて
いる。

【００２０】上記ＤＭＡ制御回路は、図２に示すように
転送元アドレスコントローラ２１、転送先アドレスコン
トローラ２２、転送数カウンタ２３、ＤＭＡコントロー
ルホールドタイミング発生回路２４、ラインバイトカウ
ンタ回路２５、アドレスセレクタ２６から構成される。
上記転送元アドレスコントローラ２１は、転送元アドレ
スが連続する場合には、設定された転送元アドレスを１
番地ずつ更新し、転送元アドレスが断続する場合には、
その部分で断続的に更新するものである。

【００２１】上記ラインバイトカウンタ回路２５は、転
送元又は転送先の連続するアドレス数を設定すると、ダ
ウンカウントするようになっている。例えばアドレス５
００番地から５０２番地へ連続してイメージデータを転
送する場合、「２」を設定すれば、「２」から「０」ま
でダウンカウントし、「０」になるとＴＣ信号を発生す
る。

【００２２】上記転送数カウンタ２３は、転送したアド
レス数のすべてをカウントするものである。またアドレ
スセレクタ２６は、ＣＰＵ１１からのＳＥＬ＿Ｓ／Ｄ信
号に応じて転送元アドレスコントローラ２１と転送先ア
ドレスコントローラ２２からのアドレスを選択して出力
するものである。上記ＤＭＡコントロールホールドタイ
ミング発生回路２４は、転送処理中のＤＭＡのバス使用
権を確保するためのものである。

【００２３】このＤＭＡ制御回路のさらに詳細な回路構
成を図３及び図４に示す。すなわち、上記転送元アドレ
スコントローラ２１は、転送元レジスタ３１、転送元加
算データレジスタ３２、加算器３３、セレクタ３４，３
５、オアゲート３６から構成される。

【００２４】上記セレクタ３４は、チップセレクト信号
（ＣＳ）、書込み信号（Ｗ）を入力し、書込み信号
（Ｗ）の入力に応じてＣＰＵ１１からのアドレス及び加
算器３３からのアドレスのいずれかを選択して転送元レ
ジスタ３１へ供給するようになっている。この加算器３
３は、転送元レジスタ３１からのアドレスを転送元加算
データレジスタ３２及びセレクタ３５からの転送元加算
データ分だけ加算してセレクタ３４へ供給する。

【００２５】この転送元加算データは、転送元が連続す
るアドレスの場合、単位加算データとしてのデフォルト
値「１」がセレクタ３５で選択出力されるため、転送元
レジスタ３１は「１」ずつアドレスが更新される。これ
に対して、転送元が不連続のアドレスの場合であってア
ドレスが不連続となるとき（ラインバイトカウンタ回路
２５からのＴＣ信号が出力されたとき）、ＣＰＵ１１か
ら転送元加算データレジスタ３２に設定した転送元加算
データがセレクタ３５で選択出力されるため、転送元レ
ジスタ３１は転送元加算データの分だけ増加したアドレ
スが更新される。

【００２６】このようにして１つのアドレスのデータを
転送するごとに更新された転送元レジスタ３１の出力
は、加算器３３及びアドレスセレクタ２６へ供給される
ようになっている。

【００２７】上記転送先アドレスコントローラ２２も、
転送元アドレスコントローラ２１と同様に構成される。
すなわち、転送先レジスタ４１、転送先加算データレジ
スタ４２、加算器４３、セレクタ４４，４５、オアゲー
ト４６から構成される。

【００２８】上記セレクタ４４は、チップセレクト信号
（ＣＳ）、書込み信号（Ｗ）を入力し、書込み信号
（Ｗ）の入力に応じてＣＰＵ１１からのアドレス及び加
算器４３からのアドレスのいずれかを選択して転送先レ
ジスタ４１へ供給するようになっている。この加算器４
３は、転送先レジスタ４１からのアドレスを転送先加算
データレジスタ４２及びセレクタ４５からの転送先加算
データ分だけ加算してセレクタ４４へ供給する。

【００２９】この転送先加算データは、転送先が連続す
るアドレスの場合、単位加算データとしてのデフォルト
値「１」がセレクタ４５で選択出力されるため、転送先
レジスタ４１は「１」ずつアドレスが更新される。これ
に対して、転送先が不連続のアドレスの場合であってア
ドレスが不連続となるとき（ラインバイトカウンタ回路
２５からのセレクト信号（ＲＣ）が出力されたとき）、
ＣＰＵ１１から転送先加算データレジスタ４２に設定し
た転送先加算データがセレクタ４５で選択出力されるた
め、転送先レジスタ４１は転送先加算データの分だけ増
加したアドレスが更新される。

【００３０】このようにして、１つのアドレスのデータ
を転送するごとに更新された転送先レジスタ４１の出力
は、加算器４３及びアドレスセレクタ３６へ供給される
ようになっている。

【００３１】上記ラインバイトカウンタ回路２５は、Ｃ
ＰＵ１１から連続するアドレス数を設定するラインカウ
ント用レジスタ５１、このラインカウント用レジスタ５
１で設定したアドレス数に基づいてダウンカウントしカ
ウントアップするとセレクト信号（ＲＣ）を転送元アド
レスコントローラ２１のセレクタ３５及び転送先アドレ
スコントローラ２２のセレクタ４５へ供給するカウンタ
５２から構成される。上記ＤＭＡコントロールホールド
タイミング発生回路２４は、図４に示すように、ＤＭＡ
コントロールレジスタ６１、フラグセット回路６２、ア
ンドゲート６３、シーケンスカウンタ６４、タイミング
デコーダ６５、データラッチ６６から構成される。

【００３２】上記ＤＭＡコントロールレジスタ６１は、
ＣＰＵ１１のバスライン１５が接続しており、データ転
送を行う場合にＣＰＵ１１からのスタート命令が書込ま
れるようになっている。このＤＭＡコントロールレジス
タ６１にスタート命令が書込まれると、書込まれた旨の
信号がフラグセット回路６２に供給される。すると、フ
ラグセット回路６２はイネーブルフラグをセットしてバ
ス使用権要求信号（ＨＲＥＱ）をＣＰＵ１１へ供給す
る。

【００３３】このフラグセット回路６２からのバス使用
権要求信号（ＨＲＥＱ）はアンドゲート６３に供給され
る。また、アンドゲート６３にはＣＰＵ１１からのバス
使用権許可信号（ＨＡＣＫ）も供給されるようになって
おり、アンドゲート６３はバス使用権要求信号（ＨＲＥ
Ｑ）及びバス使用権許可信号（ＨＡＣＫ）の両者が入力
されると、シーケンスカウンタ６４にイネーブル信号
（ＥＮ）を供給する。

【００３４】上記シーケンスカウンタ６４は、アンドゲ
ート６３からイネーブル信号（ＥＮ）を供給すると、カ
ウント動作を開始し、タイミングデコーダ６５を介して
ＲＡＭ１３等に対する読取り信号（Ｒ）、書込み信号
（Ｗ）やＤＡＣＫ、ＳＥＬ＿Ｓ／Ｄ等の内部信号を発生
し、バスライン１５へ供給する。

【００３５】このようなＲＡＭ１３等に対する読取り信
号（Ｒ）、書込み信号（Ｗ）が発生すると、データラッ
チ６６に転送元のアドレスがラッチされる。このアドレ
スもアドレスデータとしてバスライン１５へ供給され
る。

【００３６】また、上記ＤＭＡコントロールレジスタ６
１には、転送数カウンタ２３からＴＣ信号が供給される
と、バス使用権要求信号（ＨＲＥＱ）が解除されてＤＭ
Ａ転送処理が終了し、バスラインはＣＰＵ１１へ解放さ
れる。

【００３７】このような構成の本発明の実施の形態にお
いては、例えば、図９に示すような転送元のＲＯＭ１２
に記憶されている文字「Ａ」のＣＧデータを、図１０に
示すようなＲＡＭ１０のアドレス空間の一部へ転送する
場合、以下のようなＤＭＡ転送処理を行う。なお、この
例は、図５に示すようにアドレス０番地〜８番地まで連
続する転送元アドレスに記憶されているＣＧデータを、
アドレス５００番地〜５０２番地、アドレス６００番地
〜６０２番地、及びアドレス７００番地〜７０２番地の
ように断続している転送先アドレスへ転送する場合であ
る。

【００３８】このような例におけるＤＭＡ転送処理は、
先ずＤＭＡ制御回路１４に転送元アドレスや転送先アド
レス等の設定を行う。この設定は最初の１回限りでよ
い。

【００３９】すなわち、ＤＭＡ制御回路１４内部の転送
元レジスタ３１に転送元の最初のアドレスである「０」
をセットする。続いて転送元加算データレジスタ３２に
転送元アドレスの転送元加算データをセットする。この
例では、転送元が連続アドレスであるため、転送元加算
データとして「１」をセットする。

【００４０】同様にして転送先レジスタ４１に転送先の
最初のアドレスである「５００」をセットする。続いて
転送先加算データレジスタ４２に転送先において不連続
となる部分のアドレスの差を転送先加算データとしてセ
ットする。この例では、転送先がアドレス５０２番地と
６００番地との間で不連続、アドレス６０２番地と７０
０番地との間で不連続であるため、そのアドレス間の差
である「９８」を転送先加算データとしてセットする。

【００４１】また、ラインカウント用レジスタ５１に転
送先アドレスで連続するアドレス数をセットする。この
例では、転送先が５００番地〜５０２番地、６００番地
〜６０２番地、７００番地〜７０２番地でそれぞれ連続
であるため、ラインカウント用レジスタ５１に「２」を
セットする。これによりカウンタ５２には、ダウンカウ
ントの初期値として「２」がセットされる。さらに、転
送数カウンタ２３に、転送元の最終アドレスである
「８」をセットする。

【００４２】次に、ＤＭＡコントロールレジスタ６１に
スタート命令を書き込むことにより、フラグ設定回路６
２にイネーブルフラグがセットされ、バス使用権要求信
号（ＨＲＥＱ）をＣＰＵ１１に対して出力する。これに
対して、ＣＰＵ１１がバス使用権許可信号（ＨＡＣＫ）
を返してくると、シーケンスカウンタ６４が動作を始
め、ＲＡＭ１３に対する読取り信号（Ｒ），書込み信号
（Ｗ）、ＤＡＣＫ、ＳＥＬ＿Ｓ／Ｄの内部信号を発生す
る。

【００４３】すると、転送元であるＲＯＭ１２から最初
のアドレス「０」のデータが読取られ、データラッチ６
６に一時的に記憶される。そして、加算器３３により次
の転送元アドレスへの更新が行われる。すなわち、この
場合は、転送元アドレスコントローラ２１のセレクタ３
５へ供給されるセレクト信号（ＲＣ）により「１」が選
択されるため、転送元レジスタ３１は加算器３３により
＋１されたアドレスが転送元レジスタ３１へ供給され
る。

【００４４】次に、ＣＰＵ１１によりＳＥＬ＿Ｓ／Ｄ信
号が変化し、アドレスセレクタ２６の出力は転送元レジ
スタ３１の出力から転送先レジスタ４１の出力に変わ
る。最初の転送先はＲＡＭ１３の５００番地であり、こ
こに図４に示すデータラッチ６６に蓄積されたデータを
書込む。このとき、加算器４３により次の転送先アドレ
スへの更新が行われる。すなわち、この場合は、転送先
アドレスコントローラ２２のセレクタ４５へ供給される
セレクト信号（ＲＣ）により「１」が選択されるため、
転送先レジスタ４１は加算器４３により＋１されたアド
レスが転送先レジスタ４１へ供給される。

【００４５】このような連続するアドレスのＤＭＡ転送
処理をラインバイトカウンタ２５のカウンタ５２が
「０」になるまで行う。これにより、３バイトのデータ
が転送される。すなわち、ＲＯＭ１２のアドレス０番
地、１番地、２番地から読出され、ＲＡＭ１３の５００
番地、５０１番地、５０２番地にそれぞれ書込まれる。

【００４６】そして、ラインバイトカウンタ回路２５の
カウンタ５２が「０」になると、セレクト信号（ＲＣ）
が切替わり、転送元アドレスコントローラ２１のセレク
タ３５は、転送元加算データレジスタ３２にセットした
値を選択出力するようになる。この例では、転送元加算
データレジスタ３２に「１」をセットしてあり、転送元
のアドレスは現在「２」を示しているため、そのアドレ
スに＋１が加算され、転送元レジスタ３１には前回と同
様に連続したアドレス「３」が示される。

【００４７】これと同様にして、転送先アドレスコント
ローラ２２のセレクタ４５の出力も、転送先加算データ
レジスタ４２に設定した値を選択出力するようになる。
ところが、この例では、転送先加算データレジスタ４２
には「９８」をセットしてあり、転送先のアドレスは現
在「５０２」を示しているため、そのアドレスに＋９８
が加算され、転送先レジスタ４１には不連続なアドレス
「６００」が示される。

【００４８】このセレクタ信号（ＲＣ）は、同時にライ
ンバイトカウンタ回路２５のカウンタ５２に対するロー
ド信号（ＬＤ）にもなっているため、このセレクタ信号
（ＲＣ）が切替わると、ラインカウント用レジスタ５１
にセットしてある「２」を再ロードするようになる。ロ
ード後にセレクタ信号（ＲＣ）は元に戻る。

【００４９】こうして、上述する処理が繰返し行われて
ＲＯＭ１２のアドレス「０」、「１」、「２」、
「３」、「４」、「５」、「６」、「７」、「８」のデ
ータがＲＡＭ１３の「５００」、「５０１」、「５０
２」、「６００」、「６０１」、「６０２」、「７０
０」、「７０１」、「７０２」に自動的に転送される。

【００５０】そして、転送数カウンタ２３が「０」にな
ると、ＤＭＡ転送終了を示すＴＣ信号が出力され、ＤＭ
ＡコントロールレジスタがクリアされてＤＭＡ転送処理
が終了する。これにより、バス使用権はＣＰＵ１１に解
放される。

【００５１】このように、転送元のデータが連続するア
ドレスであり、転送先が断続アドレスである場合でも、
予め断続アドレスの不連続部分のアドレスの差を転送先
加算データとして転送先レジスタ４１に設定しておくこ
とにより、ＤＭＡ転送処理が転送先のアドレスの不連続
部分においても自動的に転送先のアドレスの値が自動的
に更新されるため、この部分でＤＭＡ転送処理の停止、
再度の転送先アドレスの設定やＤＭＡ転送処理の再起動
を行う必要がなくなる。これにより、全体のデータ転送
処理をより高速化することができ、ＤＭＡによる処理能
力を十分に発揮させることができる。

【００５２】なお、本実施の形態においては、図５に示
すように転送元のデータが連続するアドレスであり、転
送先が断続アドレスである場合を例として説明したが、
必ずしもこれに限定されるものではなく、例えば図６に
示すようにＲＡＭ１３のバッファ間でウインド状のデー
タ「Ａ」を取出し、他のメモリアドレスヘウインド状に
コピーする場合には、図７に示すように転送元及び転送
先の両者とも断続アドレスとなるが、このような場合に
も適用できる。

【００５３】この場合には、転送元アドレスコントロー
ラ２１の転送元加算データレジスタ３２に転送元加算デ
ータとしてアドレスの不連続部分である２番地から１０
０番地の差である「９８」を設定するとともに、転送先
アドレスコントローラ２２の転送先加算データレジスタ
４２に転送先加算データとしてアドレスの不連続部分で
ある５０２番地から６００番地の差である「９８」を設
定しておけば、転送先及び転送元のアドレスの不連続部
分でも自動的にアドレスが更新される。これによって
も、上記と同様の効果を奏することができる。

【００５４】さらに、図８に示すように転送元のデータ
が断続アドレスであり、転送先が連続アドレスである場
合にも適用できる。この場合には、転送元アドレスコン
トローラ２１の転送元加算データレジスタ３２に転送元
加算データとしてアドレスの不連続部分である２番地か
ら１００番地の差である「９８」を設定するとともに、
転送先アドレスコントローラ２２の転送先加算データレ
ジスタ４２に転送先加算データとして「１」を設定して
おけば、転送元のアドレスの不連続部分で自動的にアド
レスが更新される。これによっても、上記と同様の効果
を奏することができる。

【００５５】

【発明の効果】以上詳述したように本発明によれば、ダ
イレクトメモリアクセスによる転送処理能力を十分に発
揮させることにより、データ転送処理をより高速化する
ことができるダイレクトメモリアクセス制御装置を提供
できるものである。

【図面の簡単な説明】

【図１】本発明の実施の形態の回路構成を示すブロック
図。

【図２】図１に示すＤＭＡ制御回路の内部構成を示すブ
ロック図。

【図３】図２に示すＤＭＡ制御回路の詳細な回路構成の
一部を示すブロック図。

【図４】図２に示すＤＭＡ制御回路の詳細な回路構成を
一部を示すブロック図。

【図５】本実施の形態における転送元が連続アドレスで
転送先が断続アドレスの場合の転送データの１例を示す
図。

【図６】本実施の形態において転送データをアドレス空
間の一部から他部へ移動する場合を説明する図。

【図７】図６に示す場合の転送データの１例を示す図。

【図８】本実施の形態における転送元が断続アドレスで
転送先が連続アドレスの場合の転送データの１例を示す
図。

【図９】連続アドレスとなる転送データの１例を示す
図。

【図１０】図９に示す転送先が断続アドレスの場合の転
送データの１例を示す図。

【図１１】従来のダイレクトメモリアクセス制御装置に
おいて、図９に示す転送データを図１０に示すアドレス
空間に転送する場合を説明する図。

【図１２】従来のダイレクトメモリアクセス制御装置に
おいて、図９に示す転送データを図１０に示すアドレス
空間に転送する場合のＣＰＵが行う制御を示す流れ図。

【符号の説明】

１４…ＤＭＡ制御回路２１…転送元アドレスコントローラ（転送元アドレス発
生部）２２…転送先アドレスコントローラ（転送先アドレス発
生部）２４…ＤＭＡコントロールホールドタイミング発生回路２５…ラインバイトカウンタ回路２６…アドレスセレクタ３１…転送元レジスタ３２…転送元加算データレジスタ３３…加算器３５…セレクタ４１…転送先レジスタ４２…転送先加算データレジスタ４３…加算器４５…セレクタ

Claims

【特許請求の範囲】

【請求項１】バスラインのバス使用権を得て、転送す
るデータの転送元アドレス及び転送先アドレスの切換え
によりデータのやり取りを直接的に行うダイレクトメモ
リアクセスによるデータ転送処理を制御するダイレクト
メモリアクセス制御装置において、予め設定した転送元
加算データ及び連続するアドレスを更新するための単位
加算データを、予め設定した連続アドレス部分の転送カ
ウント数に基づいて決定されるアドレスの連続又は不連
続に応じて選択し、選択した加算データを転送元アドレ
スに加算することにより、次に転送する転送データの転
送元アドレスとして更新する転送元アドレス発生部と、
予め設定した転送先加算データ及び連続するアドレスを
更新するための単位加算データを、予め設定した連続ア
ドレス部分の転送カウント数に基づいて決定される転送
データのアドレスの連続又は不連続に応じて選択し、選
択した加算データを転送先アドレスに加算することによ
り、次に転送する転送データの転送先アドレスとして更
新する転送先アドレス発生部とを設けたことを特徴とす
るダイレクトメモリアクセス制御装置。
【請求項２】バスラインのバス使用権を得て、転送す
るデータの転送元アドレス及び転送先アドレスの切換え
によりデータのやり取りを直接的に行うダイレクトメモ
リアクセスによるデータ転送処理を制御するダイレクト
メモリアクセス制御装置において、連続するアドレスを
更新するための単位加算データを転送元アドレスに加算
することにより、次に転送する転送データの転送元アド
レスとして更新する転送元アドレス発生部と、予め設定
した転送先加算データ及び連続するアドレスを更新する
ための単位加算データを、予め設定した連続アドレス部
分の転送カウント数に基づいて決定される転送データの
アドレスの連続又は不連続に応じて選択し、選択した加
算データを転送先アドレスに加算することにより、次に
転送する転送データの転送先アドレスとして更新する転
送先アドレス発生部とを設けたことを特徴とするダイレ
クトメモリアクセス制御装置。
【請求項３】バスラインのバス使用権を得て、転送す
るデータの転送元アドレス及び転送先アドレスの切換え
によりデータのやり取りを直接的に行うダイレクトメモ
リアクセスによるデータ転送処理を制御するダイレクト
メモリアクセス制御装置において、予め設定した転送元
加算データ及び連続するアドレスを更新するための単位
加算データを、予め設定した連続アドレス部分の転送カ
ウント数に基づいて決定されるアドレスの連続又は不連
続に応じて選択し、選択した加算データを転送元アドレ
スに加算することにより、次に転送する転送データの転
送元アドレスとして更新する転送元アドレス発生部と、
連続するアドレスを更新するための単位加算データを転
送先アドレスに加算することにより、次に転送する転送
データの転送先アドレスとして更新する転送先アドレス
発生部とを設けたことを特徴とするダイレクトメモリア
クセス制御装置。