JPH0371236A - エラー検出システム - Google Patents
エラー検出システムInfo
- Publication number
- JPH0371236A JPH0371236A JP1209140A JP20914089A JPH0371236A JP H0371236 A JPH0371236 A JP H0371236A JP 1209140 A JP1209140 A JP 1209140A JP 20914089 A JP20914089 A JP 20914089A JP H0371236 A JPH0371236 A JP H0371236A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- parity
- error detection
- error
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、エラー検出システムに係り、詳しくはメモ
リのエラーとコンピュータの暴走を検出するエラー検出
システムに関するものである。
リのエラーとコンピュータの暴走を検出するエラー検出
システムに関するものである。
［従来技術］
従来、計算機のエラー検出のための技術として、例えば
、特開昭５６−３１１４３号公報にはメモリから読み出
されたデータがオペレーションコードであるか否かを識
別するためにデータに暴走防止ビットを付加することが
示されている。又、特開昭５７−９８０４７号公報には
命令コード中にコードエラー検出のための冗長ビットを
用いるエラーコード検出機能が示されている。
、特開昭５６−３１１４３号公報にはメモリから読み出
されたデータがオペレーションコードであるか否かを識
別するためにデータに暴走防止ビットを付加することが
示されている。又、特開昭５７−９８０４７号公報には
命令コード中にコードエラー検出のための冗長ビットを
用いるエラーコード検出機能が示されている。
［発明が解決しようとする課題］
ところが、前者〈特開昭５６−３１１４３号公報〉にお
いては、付加する暴走防止ビットが多くなるとともに、
後者（特開昭５７−９８０４７Ｍ公報）においてはメモ
リのエラーは検出できるがコンピュータの暴走は検出で
きなかった。
いては、付加する暴走防止ビットが多くなるとともに、
後者（特開昭５７−９８０４７Ｍ公報）においてはメモ
リのエラーは検出できるがコンピュータの暴走は検出で
きなかった。
この発明の目的は、少ないビット数を付加するだけでメ
モリのエラーとコンピュータの暴走を検出できるエラー
検出システムを提供することにある。
モリのエラーとコンピュータの暴走を検出できるエラー
検出システムを提供することにある。
［課題を解決するための手段］
この発明は、オペレーションコードとオペランドとで異
なるエラー検出符号を付加し、エラー検出回路がコンピ
ュータから出力されるオペレーションコードとオペラン
ドを区別する信号と、メモリから読み出された前記エラ
ー検出符号を含むデータとを照合してメモリのエラー及
びコンピュータの暴走を検出するようにしたエラー検出
システムをその要旨とするものである。
なるエラー検出符号を付加し、エラー検出回路がコンピ
ュータから出力されるオペレーションコードとオペラン
ドを区別する信号と、メモリから読み出された前記エラ
ー検出符号を含むデータとを照合してメモリのエラー及
びコンピュータの暴走を検出するようにしたエラー検出
システムをその要旨とするものである。
［作用］
オペレーションコードとオペランドとで異なるエラー検
出符号が付加され、エラー検出回路がコンピュータから
出力されるオペレーションコードとオペランドを区別す
る信号と、メモリから読み出されたエラー検出符号を含
むデータとを照合してメモリのエラー及びコンピュータ
の暴走の検出を行なう。つまり、メモリから正しくデー
タが読めないというメモリのエラー、及び、コンピュー
タのプログラムカウンタが正しくアドレスを示さないと
いうコンピュータの暴走を検出する。
出符号が付加され、エラー検出回路がコンピュータから
出力されるオペレーションコードとオペランドを区別す
る信号と、メモリから読み出されたエラー検出符号を含
むデータとを照合してメモリのエラー及びコンピュータ
の暴走の検出を行なう。つまり、メモリから正しくデー
タが読めないというメモリのエラー、及び、コンピュー
タのプログラムカウンタが正しくアドレスを示さないと
いうコンピュータの暴走を検出する。
［実施例］
以下、この発明を具体化した一実施例を図面に従って説
明する。
明する。
本実施例のシステムにおいては、中央処理装置（以下、
ＣＰＵという）１とメモリ２に対しエラー検出回路とし
てのパリティ検出回路３が設けられるとともに、これら
はバス４を介して接続されている。このバス４はエラー
を検出するためのパリティビットを伝送するため、通常
のデータバスのビット幅よりも１ビット広くなっている
。ＣＰＵ１からオペレーションコードとオペランドの読
み出しを区別するためのＩ Ｆ （Ｉ ｎ５ｔｒｕｃｔ
ｉｏｎ Ｆ−ｅｔｃｈ）信号５がパリティ検出回路３
に入力される。
ＣＰＵという）１とメモリ２に対しエラー検出回路とし
てのパリティ検出回路３が設けられるとともに、これら
はバス４を介して接続されている。このバス４はエラー
を検出するためのパリティビットを伝送するため、通常
のデータバスのビット幅よりも１ビット広くなっている
。ＣＰＵ１からオペレーションコードとオペランドの読
み出しを区別するためのＩ Ｆ （Ｉ ｎ５ｔｒｕｃｔ
ｉｏｎ Ｆ−ｅｔｃｈ）信号５がパリティ検出回路３
に入力される。
このＩＦ信号５は、オペレーションコードフェッチサイ
クルの時に「１」となり、オペランドフェッチサイクル
の時にｒＯＪとなる。
クルの時に「１」となり、オペランドフェッチサイクル
の時にｒＯＪとなる。
パリティ検出回路３はエラーを検出したことを示すため
の割込み信号（以下、ＩＮＴ信号という）６をＣＰＵ’
ｌに出力する。このＩＮＴ信＠６は、エラーなしのとき
にｒＯＪとなり、エラーありのときに「１」となる。
の割込み信号（以下、ＩＮＴ信号という）６をＣＰＵ’
ｌに出力する。このＩＮＴ信＠６は、エラーなしのとき
にｒＯＪとなり、エラーありのときに「１」となる。
又、オペレーションコードにはパリティビットを含めた
全データのパリティが奇パリティとなるようにパリティ
ビットが付加されるとともに、オペランドにはパリティ
ビットを含めた全データのパリティが偶パリティとなる
ようにパリティビットが付加されている。そして、ＣＰ
Ｕ１はメモリ２からオペレーションコード、オペランド
を順次読み出して処理を進める。
全データのパリティが奇パリティとなるようにパリティ
ビットが付加されるとともに、オペランドにはパリティ
ビットを含めた全データのパリティが偶パリティとなる
ようにパリティビットが付加されている。そして、ＣＰ
Ｕ１はメモリ２からオペレーションコード、オペランド
を順次読み出して処理を進める。
次に、オペレーションコードフェッチ時のエラー検出に
ついて説明する。パリティ検出回路３はメモリ２から読
み出されたパリティビットを含むデータとＣＰＵ１から
出力されるオペレーションコードフェッチサイクルを示
す■「信号５（＝１）を入力する。そして、パリティ検
出回路３はこれらの信号の全パリティが偶であればエラ
ーなしと判断し、ＩＮＴ信号６をｒＯＪとする。又、パ
リティ検出回路３はメモリ２から読み出されたデータと
Ｉ「信号５の全パリティが奇であれば、エラーありと判
断し、ＩＮＴ信号６を「１」とする。
ついて説明する。パリティ検出回路３はメモリ２から読
み出されたパリティビットを含むデータとＣＰＵ１から
出力されるオペレーションコードフェッチサイクルを示
す■「信号５（＝１）を入力する。そして、パリティ検
出回路３はこれらの信号の全パリティが偶であればエラ
ーなしと判断し、ＩＮＴ信号６をｒＯＪとする。又、パ
リティ検出回路３はメモリ２から読み出されたデータと
Ｉ「信号５の全パリティが奇であれば、エラーありと判
断し、ＩＮＴ信号６を「１」とする。
ＣＰＵ１はこの「１」であるＩＮＴ信号６を入力して、
例外処理を開始する。尚、この際に、ＣＰＵ１をリセッ
トするようにしてもよい。
例外処理を開始する。尚、この際に、ＣＰＵ１をリセッ
トするようにしてもよい。
次に、オペランドフェッチ時のエラー検出について説明
する。パリティ検出回路３はパリティビットを含むデー
タとＣＰＵ１から出力されるオペランドフェッチサイク
ルを示すＩＦ信＠５（＝０）を入力する。その結果、パ
リティ検出回路３はこれらの信号の全パリティが偶であ
ればエラーなしと判断し、ＩＮＴ信号６を「Ｏ」とする
。又、パリティ検出回路３はこれらの信号の全パリティ
が奇であれば、エラーありと判断し、ＩＮＴ信号６を「
１」とする。
する。パリティ検出回路３はパリティビットを含むデー
タとＣＰＵ１から出力されるオペランドフェッチサイク
ルを示すＩＦ信＠５（＝０）を入力する。その結果、パ
リティ検出回路３はこれらの信号の全パリティが偶であ
ればエラーなしと判断し、ＩＮＴ信号６を「Ｏ」とする
。又、パリティ検出回路３はこれらの信号の全パリティ
が奇であれば、エラーありと判断し、ＩＮＴ信号６を「
１」とする。
さて、具体的なエラーの発生を説明すると、まず、メモ
リ２からのデータ読み出し時に１ビツトのエラーが発生
した場合を考える。このメモリ２のエラーの場合（メモ
リ２からデータが正しく読めない場合〉、パリティ検出
回路３は上述したように奇パリティを検出し、エラーが
検出される。
リ２からのデータ読み出し時に１ビツトのエラーが発生
した場合を考える。このメモリ２のエラーの場合（メモ
リ２からデータが正しく読めない場合〉、パリティ検出
回路３は上述したように奇パリティを検出し、エラーが
検出される。
次に、ＣＰＵ１が暴走し、ＣＰＬＪｉ内のプログラムカ
ウンタが暴走した場合を考える。
ウンタが暴走した場合を考える。
この場合、オペレーションコードフェッチ時に正しいオ
ペレーションコードアドレスを出力し、又、オペランド
フェッチ時に正しいオペランドアドレスを出力するとは
限らない。従って、オペレ−ジョンコードフェッチ時に
オペランドを読み出したりオペランドフェッチ時にオペ
レーションコードを読み出すということが発生する。
ペレーションコードアドレスを出力し、又、オペランド
フェッチ時に正しいオペランドアドレスを出力するとは
限らない。従って、オペレ−ジョンコードフェッチ時に
オペランドを読み出したりオペランドフェッチ時にオペ
レーションコードを読み出すということが発生する。
このＣＰＵ１の暴走時（ＣＰＵＩのプログラムカウンタ
が正しくアドレスを示さない時）には、パリティ検出回
路３はメモリ２から読み出したパリティビットを含むデ
ータとＣＰＵＩから出力されるＩＦ信＠５を入力して、
これらの信号の全パリティが奇パリティであるとＣＰＵ
１の暴走を検出する。
が正しくアドレスを示さない時）には、パリティ検出回
路３はメモリ２から読み出したパリティビットを含むデ
ータとＣＰＵＩから出力されるＩＦ信＠５を入力して、
これらの信号の全パリティが奇パリティであるとＣＰＵ
１の暴走を検出する。
このように本実施例によれば、オペレーションコードと
オペランドとで異なるパリティ情報（エラー検出符号）
を付加し、パリティ検出回路（エラー検出回路）がＣＰ
Ｌｌｌから出力されるオペレーションコードとオペラン
ドを区別するＩＦ信号５と、メモリ２から読み出された
パリティピットを含むデータとを照合してメモリ２のエ
ラー及びＣＰＵ１の暴走を検出するようにした。つまり
、メモリ２からデータが正しく読めないというメモリ２
のエラー、及び、ＣＰＵＩのプログラムカウンタが正し
くアドレスを示さないというＣＰＵＩの暴走を検出する
ことができる。その結果、従来、特開昭５６−３１１４
３＠公報においては付加する暴走防止ピッ１〜が多くな
るとともに、特開昭５７−９８０４７＠公報においては
コンピュータの暴走は検出できなかったが、本実施例で
は１ビツトのパリティ情報をデータに付加するとともに
若干のハードウェア（パリティ検出回路３〉を追加する
だけで、メモリ２のエラーとＣＰＵ１の暴走を検出する
ことができる。
オペランドとで異なるパリティ情報（エラー検出符号）
を付加し、パリティ検出回路（エラー検出回路）がＣＰ
Ｌｌｌから出力されるオペレーションコードとオペラン
ドを区別するＩＦ信号５と、メモリ２から読み出された
パリティピットを含むデータとを照合してメモリ２のエ
ラー及びＣＰＵ１の暴走を検出するようにした。つまり
、メモリ２からデータが正しく読めないというメモリ２
のエラー、及び、ＣＰＵＩのプログラムカウンタが正し
くアドレスを示さないというＣＰＵＩの暴走を検出する
ことができる。その結果、従来、特開昭５６−３１１４
３＠公報においては付加する暴走防止ピッ１〜が多くな
るとともに、特開昭５７−９８０４７＠公報においては
コンピュータの暴走は検出できなかったが、本実施例で
は１ビツトのパリティ情報をデータに付加するとともに
若干のハードウェア（パリティ検出回路３〉を追加する
だけで、メモリ２のエラーとＣＰＵ１の暴走を検出する
ことができる。
尚、この発明は上記実施例に限定されるものではなく、
例えば、エラー検出符号としてハミング符号、ファイヤ
符号等のエラー検出、訂正符号を用いてもよい。
例えば、エラー検出符号としてハミング符号、ファイヤ
符号等のエラー検出、訂正符号を用いてもよい。
［発明の効果］
以上詳述したようにこの発明によれば、少ないビット数
を付加するだけでメモリのエラーとコンピュータの暴走
を検出できる優れた効果を発揮する。
を付加するだけでメモリのエラーとコンピュータの暴走
を検出できる優れた効果を発揮する。
図は実施例を説明するための全体システム図である。
１はＣＰＵ、２はメモ１ハ３はエラー検出回路としての
パリティ検出回路。
パリティ検出回路。
Claims (1)
- １、オペレーションコードとオペランドとで異なるエラ
ー検出符号を付加し、エラー検出回路がコンピュータか
ら出力されるオペレーションコードとオペランドを区別
する信号と、メモリから読み出された前記エラー検出符
号を含むデータとを照合してメモリのエラー及びコンピ
ュータの暴走を検出するようにしたエラー検出システム
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1209140A JPH0371236A (ja) | 1989-08-10 | 1989-08-10 | エラー検出システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1209140A JPH0371236A (ja) | 1989-08-10 | 1989-08-10 | エラー検出システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0371236A true JPH0371236A (ja) | 1991-03-27 |
Family
ID=16567964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1209140A Pending JPH0371236A (ja) | 1989-08-10 | 1989-08-10 | エラー検出システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0371236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0962525A (ja) * | 1995-08-30 | 1997-03-07 | Nec Ic Microcomput Syst Ltd | プログラム暴走検出装置および暴走検出方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54129948A (en) * | 1978-03-31 | 1979-10-08 | Nec Corp | Data processor |
-
1989
- 1989-08-10 JP JP1209140A patent/JPH0371236A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54129948A (en) * | 1978-03-31 | 1979-10-08 | Nec Corp | Data processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0962525A (ja) * | 1995-08-30 | 1997-03-07 | Nec Ic Microcomput Syst Ltd | プログラム暴走検出装置および暴走検出方法 |
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