JP3406302B2 - 微細パターンの形成方法、半導体装置の製造方法および半導体装置 - Google Patents

微細パターンの形成方法、半導体装置の製造方法および半導体装置

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  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
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  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置等を製
造する工程において、基板上に薄膜の微細パターンを形
成する方法に関する。
【０００２】
【従来の技術】従来、半導体装置の製造工程において半
導体基板上に薄膜のパターンを形成する方法としては、
リソグラフィ技術を用いる方法が知られている。
【０００３】図３は、半導体装置の製造工程における従
来のパターン形成方法を説明するための図である。
【０００４】まず、図３（ａ）に示すように、シリコン
ウェハなどの半導体基板１上に厚さ４ｎｍ程度の酸化膜
２を成膜し、この酸化膜２上に厚さ１５０ｎｍ程度のポ
リシリコン膜３を、さらにポリシリコン膜３上に厚さ２
００ｎｍ程度の酸化膜４を成膜する。次に、酸化膜４上
に有機系の反射防止膜６を厚さ１００ｎｍ程度塗布し、
エキシマレーザなどのリソグラフィ装置を用いて反射防
止膜６上にラインアンドスペース（以下Ｌ／Ｓと記載す
る）が０．１６／０．１６μｍとなるような、レジスト
パターン７を形成する。
【０００５】次に、図３（ｂ）に示すようにレジストパ
ターン７をマスクとして、反射防止膜６のエッチングを
する。エッチングはドライエッチング装置を用い、レジ
ストパターン７のライン幅が変わらないように行う。
【０００６】さらに、酸化膜エッチング装置を用いて、
図３（ｃ）に示すように酸化膜４のエッチングをする。
【０００７】その後、図３（ｄ）に示すようにレジスト
パターン７をアッシングにより除去し、酸化膜４をハー
ドマスクとして、シリコンドライエッチング装置により
ポリシリコン膜３のエッチングをする。
【０００８】以上の工程により形成されるポリシリコン
膜３のパターンは、図から明らかであるように、レジス
トパターン７と同じくＬ／Ｓ＝０．１６／０．１６μｍ
のパターンとなる。
【０００９】
【発明が解決しようとする課題】すなわち、従来の方法
では、リソグラフィ技術により作製したレジストパター
ン（以下リソグラフィパターンという）をマスクとして
薄膜パターンを作製するため、リソグラフィパターンよ
りも微細なパターンを形成することはできなかった。
【００１０】ライン幅を狭める方法としては、レジスト
のスリミング技術が知られているものの、この方法で
は、ライン幅を狭くした分、スペース幅が広くなってし
まうため、パターンピッチはレジストパターンと変わら
ず、パターンを微細化したとはいえない。
【００１１】本発明は、半導体装置等の製造工程におい
て、リソグラフィ技術の限界に阻まれることなく微細な
パターンを形成することができる方法を提供することを
目的とする。
【００１２】
【課題を解決するための手段】本発明の微細パターンの
形成方法は、請求項１記載のとおり、基板上に堆積形成
された被加工膜上にリソグラフィ技術を用いてレジスト
パターンを形成するリソグラフィ工程と、前記レジスト
パターンに対してエッチング処理を施して、前記レジス
トパターンのライン幅を細くする第１のエッチング工程
と、前記レジストパターンの下層にある第１の被加工膜
に対して、前記レジストパターンの側面近傍のエッチン
グレートが他の部分より速くなる低圧環境下で異方性エ
ッチング処理を施すことにより、前記レジストパターン
のライン側面近傍において前記第１の被加工膜の下層に
ある第２の被加工膜を露出させて、当該第１の被加工膜
のパターンを形成する第２のエッチング工程と、前記第
２の被加工膜に対して前記第１の被加工膜のパターンを
マスクとしてエッチング処理を施すことにより、当該第
２の被加工膜について前記レジストパターンの１／２倍
のピッチのパターンを形成する第３のエッチング工程
と、を含むことを特徴とする微細パターンの形成方法で
ある。
【００１３】言い換えれば、第１のエッチング工程にお
いてスリミング処理によりレジストパターンのライン幅
を細くし、第２のエッチング工程においてスリミングに
より広くなったスペースに新たなマスクパターンを形成
し、第３のエッチング工程において、そのマスクパター
ンを利用して下層のエッチングを行って、リソグラフィ
パターンの１／２倍のピッチの微細パターンを形成する
方法である。
【００１４】ここで、前記第２のエッチング工程におい
て、「前記レジストパターンの側面近傍のエッチングレ
ートが他の部分より速くなる低圧環境下で異方性エッチ
ング処理を施すことにより、前記レジストパターンのラ
イン側面近傍において前記第１の被加工膜の下層にある
第２の被加工膜を露出させる」とは、一般に、低圧環境
下でドライエッチングを行うと、パターンのライン側面
近傍のエッチングレートが、他の範囲よりも速くなるこ
とが知られているため、この性質を利用したものであ
る。つまり、エッチングレートの違いを利用して、パタ
ーンのライン側面近傍は下層の被加工膜が露出するまで
エッチングされたが他の部分ではまだエッチング対象の
被加工膜が残っているという状態でエッチング処理を終
了すれば、パターンのライン側面近傍でのみ下層の被加
工膜を露出させることができるということである。
【００１５】「低圧環境」としては、請求項２記載のと
おり、エッチングガスの圧力が１．５Ｐａ以下の環境が
望ましい。但し、上述のようにエッチングレートの違い
を利用してパターン形成をすることが可能であれば、
１．５Ｐａより高い圧力でもよい。
【００１６】また、本発明の方法では、被加工膜の材料
は特に限定されないが、各エッチング工程において、上
層の被加工膜のパターンをマスクとして下層の被加工膜
のエッチングを行うので、相応のエッチング選択性を有
する膜材料の組み合わせを選択する必要がある。例えば
第３のエッチング工程では第１の被加工膜のパターンを
マスクとして第２の被加工膜のエッチング行うので、エ
ッチングガスとの組み合わせも考慮して、第２の被加工
膜のエッチングレートが第１の被加工膜のエッチングレ
ートよりも速いような、望ましくはその速度比ができる
だけ大きい組み合わせを選択する必要がある。
【００１７】一例としては、請求項３記載のとおり、第
１の被加工膜を、例えば基板材料などの窒化膜とし、第
２の被加工膜を同じく基板材料などの酸化膜とする方法
が考えられるが、基板材料以外の窒化膜などでもよい
し、酸窒化膜と酸化膜など、他の組み合わせであっても
よい。
【００１８】前記第３のエッチング工程は、詳細には、
前記第２の被加工膜に対して、前記第１の被加工膜のパ
ターンをマスクとして異方性エッチング処理を施した後
に、さらに等方性エッチング処理を施すことにより、当
該第２の被加工膜について所望のライン幅およびスペー
ス幅のパターンを得る工程である。
【００１９】「前記第２の被加工膜に対して、前記第１
の被加工膜のパターンをマスクとして異方性エッチング
処理を施した後に、さらに等方性エッチング処理を施
す」のは、異方性エッチング処理だけでは、第２のエッ
チング工程において形成されたマスクパターンのライン
幅、スペース幅に依存するため、必ずしも所望のライン
幅およびスペース幅のパターンを形成できないからであ
る。
【００２０】第２のエッチング工程において、所望のラ
イン幅およびスペース幅のマスクパターンを形成できれ
ばよいが、前述のように第２のエッチング工程では、低
圧環境下におけるエッチングレートの違いを利用してエ
ッチングを行っているため、マスクパターンを所望のサ
イズにすることは難しい。例えば、ライン幅をより小さ
くしようとエッチング時間を長くすればマスクとして残
す部分のエッチングが進行してしまい、マスクとして必
要な厚さを確保できない可能性がある。
【００２１】すなわち、請求項１記載の方法は、リソグ
ラフィパターンの１／２倍のピッチのパターンを得るこ
とのみならず、そのライン幅およびスペース幅を所望の
サイズにすることを目的としてエッチングを行う方法で
ある。
【００２２】また、請求項１記載の発明は、さらに、前
記第２の被加工膜の下層にある第３の被加工膜に対し、
前記第３のエッチング工程により得られたパターンをマ
スクとして異方性エッチング処理を施すことにより、当
該第３の被加工膜について所望のライン幅およびスペー
ス幅のパターンを形成する、第４のエッチング工程を含
むことを特徴とする。
【００２３】第３のエッチング工程の等方性エッチング
処理は、所望のライン幅やスペース幅は得られるもの
の、得られるパターンの形状は、必ずしも半導体装置の
構成要素（例えばゲート電極）とするのにふさわしいと
はいえない。そこで、等方性エッチング工程で得られた
パターンはマスクとしてのみ使用し、あらためて異方性
エッチング処理を行って、結果として、リソグラフィパ
ターンの１／２倍のピッチで、所望のライン幅およびス
ペース幅で、所望の形状のパターンを得るということで
ある。
【００２４】また、請求項４記載の半導体装置の製造方
法は、請求項１から３のいずれかに記載の微細パターン
の形成方法を用いて微細パターンを形成する工程を含む
ことを特徴とする半導体装置の製造方法である。
【００２５】さらに、請求項５記載の半導体装置は、請
求項４記載の半導体装置の製造方法により製造すること
ができる半導体装置である。
【００２６】
【発明の実施の形態】以下、図面を参照して、本発明の
一実施の形態について説明する。
【００２７】本実施の形態では、まず、図１（ａ）に示
すように、シリコンウェハなどの半導体基板１上に厚さ
４ｎｍ程度の酸化膜２を成膜し、この酸化膜２上に厚さ
１５０ｎｍ程度のポリシリコン膜３を、そのポリシリコ
ン膜３上に厚さ１００ｎｍ程度の酸化膜４を、さらにそ
の酸化膜４上に厚さ３０ｎｍ程度の窒化膜５を成膜し、
その窒化膜５上に有機系の反射防止膜６を厚さ１００ｎ
ｍ程度塗布する。
【００２８】ここでは、窒化膜５が前記第１の被加工膜
に、酸化膜４が前記第２の被加工膜に、またポリシリコ
ン膜３が前記第３の被加工膜に相当する。反射防止膜６
は、リソグラフィ工程でのみ必要な膜であるため、レジ
ストパターンの一部として考えることとする。
【００２９】次に、エキシマレーザなどのリソグラフィ
装置を用いて反射防止膜６上にＬ／Ｓが０．１６／０．
１６μｍとなるような、レジストパターン７を形成す
る。これが、前記リソグラフィ工程である。
【００３０】次に、第１のエッチング工程として、レジ
ストパターン７のスリミングを行う。本実施の形態で
は、ドライエッチング装置とレジストアッシング装置を
使用し、Ｏ2を含むガスを用いる。この際、図１（ｂ）
に示すように、レジストパターン７が横方向にもエッチ
ングされてＬ／Ｓが０．１２／０．２０μｍとなるよう
に条件を設定する。なお、この工程で、レジストパター
ン７のスリミングと同時に、レジストパターン７をマス
クとした反射防止膜６のエッチングも行い、以下、反射
防止膜６はレジストパターン７の一部とみなして説明す
る。
【００３１】次に、第２のエッチング工程について説明
する。第２のエッチング工程は、例えばＥＣＲタイプの
シリコンドライエッチング装置を使用し、以下の条件で
行う。
【００３２】［エッチング条件］ 圧力：１Ｐａ、マイクロ波パワー：８００Ｗ、バイアス
パワー：２００Ｗ、プロセスガス：Ｃｌ2：２００ｓｃ
ｃｍ
【００３３】前述のように、このような低圧のドライエ
ッチングでは、パターン側面近傍のエッチングレートが
他の部分よりも速くなるため、結果として、図１（ｃ）
に示すようにパターンの側面近傍のみ下層の酸化膜４が
露出し、レジストパターン７ではスペースとなっていた
部分に、新たに窒化膜５のマスクパターンを形成するこ
とができる。
【００３４】この際、エッチングは、窒化膜５が残る部
分、すなわち後述する第３のエッチング工程においてマ
スクとなる部分の幅が、上層のレジストの有無に拘わら
ず等しくなるように行うことが望ましい。本実施の形態
の場合でいえば、第１のエッチング工程によりレジスト
パターン７のＬ／Ｓが０．１２／０．２０μｍとなって
いるので（図１（ｂ））、窒化膜５の開口部分、すなわ
ちエッチングにより酸化膜４を露出させる部分の幅を
０．０４μｍとすれば、新たに形成される窒化膜５のパ
ターンのライン幅は０．１２μｍとなり、レジストパタ
ーンのライン幅と等しくなる。
【００３５】レジストパターン７（反射防止膜６含む）
をアッシングにより除去した後、第３のエッチング工程
として、窒化膜５をマスクとした酸化膜４のドライエッ
チングおよびウェットエッチングを行って酸化膜４のパ
ターンを形成する。
【００３６】図１（ｄ）は、ドライエッチングにより形
成された酸化膜４のパターンを表す図である。この時点
で、レジストパターン７の１／２倍のピッチのパターン
が得られることになる。また、レジストパターン７のＬ
／Ｓが０．１６／０．１６μｍだったのに対し、第３の
エッチング工程により得られるパターンのＬ／Ｓは０．
１２／０．０４μｍとなる。
【００３７】次に、この酸化膜４のパターンのＬ／Ｓ
が、０．１２／０．０４μｍから０．０４／０．１２μ
ｍの範囲の所望のＬ／Ｓとなるように、ウェットエッチ
ングを行う。但し、等方性エッチングであればドライエ
ッチングでもよい。
【００３８】酸化膜エッチングの場合、酸化膜４の上層
の窒化膜５はエッチングされず、図２（ａ）に示すよう
にもとの幅のまま残ってしまうため、次にこの窒化膜５
を窒化膜エッチングにより除去する（図２（ｂ））。
【００３９】最後に、第４のエッチング工程として、こ
の酸化膜４のパターンをマスクとして、ポリシリコン膜
３のエッチングを行う。図２（ｃ）は前記第３のエッチ
ング工程において、酸化膜４のパターンのＬ／Ｓが０．
０８μｍ／０．０８μｍとなるようにエッチング行った
場合に、最終的に得られる構造を示す。この場合、得ら
れるパターンは、レジストパターン７と比べて、ピッチ
が１／２倍、ライン幅およびスペース幅が１／２のパタ
ーンとなる。
【００４０】以上のようにして形成されたパターンをゲ
ート電極とし、通常の工程により半導体基板１にソース
／ドレイン領域を形成すれば、従来よりも高密度の半導
体装置を製造することができる。
【００４１】なお、本実施の形態は、半導体基板１をシ
リコン基板、酸化膜２および酸化膜４をシリコン酸化
膜、窒化膜５をシリコン窒化膜としたものであるが、本
願発明は、膜材料に拘わらず適用可能であり、基板、膜
の材料は他の材料であってもよい。酸化膜４、窒化膜５
も必ずしも半導体基板の酸化膜、窒化膜である必要はな
いため、半導体基板がシリコン基板の場合でも、シリコ
ン酸化膜、シリコン窒化膜に限定されるものではない。
【００４２】すなわち、膜の材料としては、本願の要旨
の範囲内で、必要なエッチング選択性を有する膜材料を
選択することができる。つまり、マスクとして使用する
膜であれば、下層にあるエッチング対象よりもエッチン
グレートが遅い材料を選択すればよい。この際、必要に
応じて、使用するエッチングガスとの組み合わせも考慮
する。
【００４３】また、本実施の形態では、最終的に形成す
るパターンは、ポリシリコン膜３のパターンとしたが、
導電膜としてはポリシリコン膜に限られず、例えばタン
グステン膜、タングステンシリサイド膜などであっても
よい。
【００４４】また、本発明の方法は、基板上に配置され
るゲート電極などを形成する場合のみならず、層間絶縁
膜中に配置される配線パターンを形成する場合にも適用
することができる。また、導電膜パターンの形成に限ら
れるものでもなく、絶縁膜パターンの形成方法としても
適用可能である。
【００４５】
【発明の効果】以上説明したように、本発明の微細パタ
ーンの形成方法によれば、レジストのスリミング技術
と、パターン側面近傍のみエッチングレートが速くなる
ような低圧環境下におけるエッチング技術とを組み合わ
せることにより、リソグラフィ技術により形成可能な最
小パターンの１／２倍のピッチの微細パターンを形成す
ることができる。
【００４６】また、前記スリミング技術およびエッチン
グ技術に、ウェットエッチングなどの等方性エッチング
技術を組み合わせることにより、リソグラフィ技術によ
り形成可能な最小パターンの１／２倍のピッチで、かつ
所望のライン幅およびスペース幅の微細パターンを形成
することができる。
【００４７】さらに、前記等方性エッチング技術により
得られたパターンをマスクとして下層のエッチングを行
えば、リソグラフィ技術により形成可能な最小パターン
の１／２倍のピッチで、所望のライン幅およびスペース
幅で、かつ所望の形状の微細パターンを形成することが
できる。
【００４８】本発明の微細パターンの形成方法を半導体
装置の製造工程において用いれば、高密度の半導体装置
を効率よく製造することができる。
【図面の簡単な説明】
【図１】 本発明の微細パターンの形成方法について説
明するための図
【図２】 所望のライン幅およびスペース幅のパターン
を形成する方法を説明するための図
【図３】 従来のパターン形成方法について説明するた
めの図
【符号の説明】
１ 半導体基板 ２ 酸化膜 ３ ポリシリコン膜（第３の被加工膜） ４ 酸化膜（第２の被加工膜） ５ 窒化膜（第１の被加工膜） ６ 反射防止膜 ７ レジストパターン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 H01L 21/28 H01L 21/3213

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上に堆積形成された被加工膜上にリ
    ソグラフィ技術を用いてレジストパターンを形成するリ
    ソグラフィ工程と、 前記レジストパターンに対してエッチング処理を施し
    て、前記レジストパターンのライン幅を細くする第１の
    エッチング工程と、 前記レジストパターンの下層にある第１の被加工膜に対
    して、前記レジストパターンの側面近傍のエッチングレ
    ートが他の部分より速くなる低圧環境下で異方性エッチ
    ング処理を施すことにより、前記レジストパターンのラ
    イン側面近傍において前記第１の被加工膜の下層にある
    第２の被加工膜を露出させて、当該第１の被加工膜のパ
    ターンを形成する第２のエッチング工程と、前記第２の被加工膜に対して、前記第１の被加工膜のパ
    ターンをマスクとして異方性エッチング処理を施した後
    に、さらに等方性エッチング処理を施すことにより、当
    該第２の被加工膜について前記レジストパターンの１／
    ２倍のピッチで、かつ所望のライン幅およびスペース幅
    のパターンを得る第３のエッチング工程と、 前記第２の被加工膜の下層にある第３の被加工膜に対
    し、前記第３のエッチング工程により得られたパターン
    をマスクとして異方性エッチング処理を施すことによ
    り、当該第３の被加工膜について前記レジストパターン
    の１／２倍のピッチで、かつ所望のライン幅およびスペ
    ース幅のパターンを形成する第４のエッチング工程とを
    含むことを特徴とする微細パターンの形成方法。
  2. 【請求項２】 前記低圧環境が、エッチングガスの圧力
    が１．５Ｐａ以下の環境であることを特徴とする請求項
    １記載の微細パターンの形成方法。
  3. 【請求項３】 前記第１の被加工膜が窒化膜であり、前
    記第２の被加工膜が酸化膜であることを特徴とする請求
    項１または２記載の微細パターンの形成方法。
  4. 【請求項４】 請求項１から３のいずれかに記載の微細
    パターンの形成方法により微細パターンを形成する工程
    を含むことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項４記載の半導体装置の製造方法を
    用いて製造されることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630288B2 (en) * 2001-03-28 2003-10-07 Advanced Micro Devices, Inc. Process for forming sub-lithographic photoresist features by modification of the photoresist surface
EP1374289B1 (en) * 2001-03-28 2008-12-03 Advanced Micro Devices, Inc. Method of forming enhanced transistor gate using e-beam radiation and integrated circuit including this transistor gate
US6818141B1 (en) * 2002-06-10 2004-11-16 Advanced Micro Devices, Inc. Application of the CVD bilayer ARC as a hard mask for definition of the subresolution trench features between polysilicon wordlines
TWI281690B (en) * 2003-05-09 2007-05-21 Toshiba Corp Pattern forming method, and manufacturing method for semiconductor using the same
US7002221B2 (en) * 2003-08-29 2006-02-21 International Business Machines Corporation Bipolar transistor having raised extrinsic base with selectable self-alignment and methods of forming same
US6893975B1 (en) * 2004-03-31 2005-05-17 Tokyo Electron Limited System and method for etching a mask
JP3961505B2 (ja) * 2004-04-13 2007-08-22 松下電器産業株式会社 電圧検出回路、電源装置及び半導体装置
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
JP4302065B2 (ja) 2005-01-31 2009-07-22 株式会社東芝 パターン形成方法
JP4619839B2 (ja) * 2005-03-16 2011-01-26 株式会社東芝 パターン形成方法
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US20060270066A1 (en) * 2005-04-25 2006-11-30 Semiconductor Energy Laboratory Co., Ltd. Organic transistor, manufacturing method of semiconductor device and organic transistor
US7410839B2 (en) 2005-04-28 2008-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof
TWI408734B (zh) * 2005-04-28 2013-09-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US7785947B2 (en) 2005-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising the step of forming nitride/oxide by high-density plasma
US8318554B2 (en) 2005-04-28 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method of forming gate insulating film for thin film transistors using plasma oxidation
JP2006332123A (ja) * 2005-05-23 2006-12-07 Toshiba Corp 半導体装置の製造方法
US7429536B2 (en) * 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
JP4762743B2 (ja) * 2006-02-09 2011-08-31 東京エレクトロン株式会社 熱処理装置
US7745339B2 (en) * 2006-02-24 2010-06-29 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
KR100694412B1 (ko) 2006-02-24 2007-03-12 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) * 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
KR100843870B1 (ko) * 2006-07-14 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
KR100817064B1 (ko) 2006-10-02 2008-03-27 삼성전자주식회사 미세패턴을 형성하기 위한 마스크 및 그 형성방법
JP4299852B2 (ja) 2006-10-11 2009-07-22 エルピーダメモリ株式会社 半導体装置の製造方法
KR100777927B1 (ko) * 2006-12-05 2007-11-21 동부일렉트로닉스 주식회사 반도체 소자의 미세패턴 형성방법
KR100886353B1 (ko) 2007-04-02 2009-03-03 삼성전자주식회사 이중 패터닝 기술을 사용한 반도체 메모리 장치 및 그레이아웃 방법
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8563229B2 (en) * 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
JP4932671B2 (ja) * 2007-10-26 2012-05-16 東京エレクトロン株式会社 エッチングマスクの形成方法、制御プログラム及びプログラム記憶媒体
US7737039B2 (en) * 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US8030218B2 (en) * 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
JP4789158B2 (ja) * 2008-08-18 2011-10-12 株式会社東芝 半導体装置の製造方法、及び半導体装置
US8076056B2 (en) * 2008-10-06 2011-12-13 Sandisk 3D Llc Method of making sub-resolution pillar structures using undercutting technique
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
JP5259380B2 (ja) * 2008-12-24 2013-08-07 株式会社東芝 半導体装置の製造方法
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
JP2014053565A (ja) 2012-09-10 2014-03-20 Toshiba Corp 半導体記憶装置およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134470A (ja) 2000-10-20 2002-05-10 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法、及び半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02266517A (ja) 1989-04-06 1990-10-31 Rohm Co Ltd 半導体装置の製造方法
EP0394597A1 (en) 1989-04-28 1990-10-31 International Business Machines Corporation Follow-up System for Monitoring the Etching Process in an RIE Equipment and its Application to Producing High-resolution and Reproducible Patterns
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JP2890691B2 (ja) 1990-06-15 1999-05-17 ソニー株式会社 エッチング方法
US6124212A (en) * 1997-10-08 2000-09-26 Taiwan Semiconductor Manufacturing Co. High density plasma (HDP) etch method for suppressing micro-loading effects when etching polysilicon layers
JP2000058511A (ja) 1998-08-03 2000-02-25 Matsushita Electron Corp ドライエッチング方法
TW403940B (en) 1999-07-01 2000-09-01 Taiwan Semiconductor Mfg A reduction of the line width by photolithography process
US6482726B1 (en) * 2000-10-17 2002-11-19 Advanced Micro Devices, Inc. Control trimming of hard mask for sub-100 nanometer transistor gate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134470A (ja) 2000-10-20 2002-05-10 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法、及び半導体装置

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