JPH02266517A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は半導体装置の製造方法、例えばＲＩＥを用い
た微細電極パターンの加工方法に関する。

〈従来の技術〉 従来のこの種の半導体装置の製造方法としては、例えば
第２図（ａ）〜（Ｃ）に示すような方法があった。これ
はバイポーラトランジスタの電極パターンの形成方法を
示している。

まず、同図（ａ）に示すように、半導体装置（図示して
いない）が形成された半導体基板１の上に例えばアルミ
ニウム等の電極メタル３を被着し、このメタル３の上に
ホトレジスト９を塗布する。

次いて、同図（ｂ）に示すように、周知のホトリソグラ
フ処理によってこのホトレジスト９を所定の間隔ｄ（２
μｍ程度）でバターニングして電極メタル３０表面の一
部を露出させる。

そしてこの後、同図（Ｃ）に示すように、このホトレジ
スト９をマスクとして電極メタル３をエツチングし、ホ
トレジストを除去することにより、所望の電極パターン
を得ていた。図において３Ａ。

３Ｂ、３Ｃは例えばベース、エミッタ、コレクタの各電
極を示している。

〈発明が解決しようとする課題〉 しかしながら、このような従来の半導体装置の製造方法
にあって（よ、各電極の間隔ｄはホトリソグラフの精度
、すなわちこの処理に使用されるホトリソグラフ装置の
性能等に大きく依存していた。

この結果、微細パターンを得るには高級なホトリソグラ
フ装置を用いなければならず、歩留りが低く、そのスル
ーブツトも低く、更に装置のメンテナンスが煩雑である
等の問題点があった。

本発明の目的は、微細パターンの形成にあって、歩留り
が高く、スルーブツト等も改善された半導体装置の製造
方法を提供することにある。

〈課題を解決するための手段〉 本発明に係る半導体装置の製造方法は、半導体基板上に
形成した被エツチング層上に第１のマスク層を被着する
工程と、第１のマスク層の一部を除去して該第１のマス
ク層を被エツチング層上に所定間隔て残す工程と、この
被エツチング層および第１のマスク層上に、第２のマス
ク層を上記間隔よりも小さい厚さに被着することにより
、第１のマスク層の側壁を第２のマスク層の側壁部によ
って被覆する工程と、この対向する側壁部の間の第２の
マスク層に第３のマスク層を被着する工程と、第２のマ
スク層の側壁部を選択的に除去することにより被エツチ
ング層の上面の一部を露出させる工程と、これらの第１
のマスク層および第３のマスク層をマスクとして被エツ
チング層をエツチングする工程と、を含むことを特徴と
している。

く作用〉 本発明に係る半導体装置の製造方法では、周知のホトリ
ソグラフ処理によって第１のマスク層をバターニングす
る。この場合のパターン間隔は従来と同じ程度でもよい
。そして、この上に上記パターン間隔よりも厚さの薄い
第２のマスク層を被着して側壁部を形成する。この第２
のマスク層の側壁部の幅は上記パターン間隔よりも小さ
いものである。

そして、第２のマスク層の対向する側壁部間にあって第
２のマスク層上に第３のマスク層を被着する。

この場合の第１、第２、第３の各マスク層はエツチング
の選択比が異なっている。

したがって、所定のエツチングプロセスによって第２の
マスク層のみを選択的に除去すると、該側壁部の被エツ
チング層の上面が露出される結果となる。この後、残っ
た第１のマスク層と第３のマスク層とをマスクとしてエ
ツチングを行うことにより、所望の微細パターンが形成
されるものである。

〈実施例〉 以下、本発明に係る半導体装置の製造方法の一実施例を
図面に基づいて説明する。この実施例はバイポーラトラ
ンジスタにあって電極パターンを形成するものである。

第１図（ａ）において示すように、半導体基板１上に被
着した被エツチング層としての例えばアルミニウムから
なる電極メタル３上には、例えば二酸化シリコン（Ｓｉ
２０）からなる第１のマスクＮ５が被着される。この第
１のマスク層５の厚さは所定の厚さである。

次に、周知のホトリソグラフ工程を用いて第１のマスク
層５をエツチングする。この結果、第１のマスクＮ５は
この電極メタル３の上に所定のパターン幅の間隔ｄて残
される（同図（ｂ））。

そして次に、この電極メタル３の上面および残った第１
のマスク層５上に、例えば窒化珪素膜（Ｓ　Ｉ　Ｎ）か
らなる第２のマスク層７を所定の厚さｈに例えばＣＶＤ
法によって堆積、被着する（同図（Ｃ））。この厚さｈ
は上記間隔ｄよりも小ざいものである。例えば（１＝２
μｍとした場合には腋厚１１は０．４μｎ１とすること
が容易である。また、この第２のマスク層７の電極メタ
ル３に対する選択比は、第２のマスク層７の第１のマス
ク層５に対する選択比よりも大きいものとしている。

この結果、上記第１のマスク層５の側壁面５Ａ（δよび
上面）には一定厚さｈの第２のマスク層７の側壁部７Ａ
が被着される。

この第２のマスクＮ７の上面に例えばスピンコーティン
グによって第３のマスク層であるホトレジスト９を所定
の厚さにまで被着する。すなわち、第２のマスク層７の
対向する側壁部７Ａ、７Ａの間の第２のマスクＮ７上に
ホトレジスト９が堆積されるようにホトレジスト９を塗
布する（同図（ｄ））。

この後、ホトレジスト９の上面をエツチングして平坦面
にして、第１のマスク層５の上に配設された第２のマス
ク層７の上面を露出させる。すなわぢ、第２のマスクＮ
７の側壁部７Ａ、７Ａ間のホトレジスト９を残してホト
レジスト９は除去されろ（同図くｅ））。

そして、反応性イオンエツチング等のドライエツチング
を用いてこの第２のマスク層７のみを選択的に除去する
。この結果、被エツチング層である電極メタル３の上面
の一部が所定の幅りて露出させられる（同図（ｆ））。

この露出幅りは第２のマスクＮ７の側壁部７Ａの厚さに
対応するものである。また、第１のマスク層５の上面の
第２のマスクＮ７もエツチングによって除去されている
が、ホトレジスト９の下のそれ７は残っている。

そして、電極メタル３上に残ったこれらの第１のマスク
Ｍ５およびホトレジスト９（第２のマスクＮ７の上の部
分）をマスクとして電極メタル３をエツチングする。こ
の結果、半導体装置２こあっては、半導体基板１上に微
細幅ｈ（例えば０．　４μｍ）の間隔で形成された複数
の電極３Ａ、　　３Ｂ。

３Ｃ，３Ｄ、３Ｅが形成される（同図（ｇ））。

なお、本発明方法にあっては、上記実施例に限られるこ
となく、例えばコンタクトホールの形成にも適用するこ
とができる。この場合は、二酸化シリコン膜が例えば被
エツチング層とされる。

〈発明の効果〉 以上説明したように、本発明に係る半導体装置の製造方
法にあっては、ｔｊｌｌ、細パターンの形成に歩留りが
向上し、スルーブツトも改善される。逆に従来と同じ程
度のパターン形成であればマスクのコストダウンができ
る。

０・・・・・・・・・第１のマスク層 （二酸化シリコン）、 ５Ａ・・・　・・　・・・側壁、 ７・・・・・・・・・第２のマスク層 （窒化珪素）、 ７Ａ・・・・・・・・側壁部、 ９・・・・・・・・・ホトレジスト （第３のマスク層）。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は本発明の一実施例に係る半導体
装置の製造方法の各工程を説明するための断面図、第２
図（ａ）〜（ｃ）は従来のこの種の半導体装置の製造方
法を示す工程説明のための断面図である。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上に形成した被エッチング層上に第１
   のマスク層を被着する工程と、 第１のマスク層の一部を除去して該第１のマスク層を被
   エッチング層上に所定間隔で残す工程と、この被エッチ
   ング層および第１のマスク層上に、第２のマスク層を上
   記間隔よりも小さい厚さに被着することにより、第１の
   マスク層の側壁を第２のマスク層の側壁部によって被覆
   する工程と、この対向する側壁部の間の第２のマスク層
   に第３のマスク層を被着する工程と、 第２のマスク層の側壁部を選択的に除去することにより
   被エッチング層の上面の一部を露出させる工程と、 これらの第１のマスク層および第３のマスク層をマスク
   として被エッチング層をエッチングする工程と、を含む
   ことを特徴とする半導体装置の製造方法。