JP3638189B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法 Download PDFInfo
- Publication number
- JP3638189B2 JP3638189B2 JP35758796A JP35758796A JP3638189B2 JP 3638189 B2 JP3638189 B2 JP 3638189B2 JP 35758796 A JP35758796 A JP 35758796A JP 35758796 A JP35758796 A JP 35758796A JP 3638189 B2 JP3638189 B2 JP 3638189B2
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial layer
- silicon carbide
- recess
- type
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板として炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と略記する。）を使用した電界効果トランジスタ、特にＭＩＳ ＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】
ＭＩＳ ＦＥＴを製作するに当たり、仮にイオン注入工程を採用して２重拡散構造を形成しようとすると、図６〜図９に示すような工程を経ることになる。すなわち、図６において、Ｎ型ＳｉＣ基板１の所定の部位にマスク２Ａを施し、このマスク２Ａの除去部分３に対してＰ型不純物のイオン注入４Ａを行う。次に、図７に示すようにマスク２Ａを除去した後、所定時間アニールを行ってＰ型拡散層５を形成する。
【０００３】
次に、図８に示すように所定の部位に再度マスク２Ｂを施した後、Ｎ型不純物をイオン注入４Ｂする。その後、上記と同様にマスク２Ｂを除去した後、所定時間アニールしてＮ型拡散層６を形成する。次に、図９に示すように公知のフォトリソグラフィ技術を用い、ゲート絶縁膜７及びゲート電極８を形成する。
【０００４】
【発明が解決しようとする課題】
ＳｉＣ基板を使用したＭＩＳ ＦＥＴを、上記のような２重拡散法により形成することにすると、次のような解決すべき課題が生じる。
（１）フォトリソグラフィ技術による微細化の負担が大きく、そのため特性のバラツキが大きくなり、素子の一部しか動作しない場合が生じる。
（２）ＳｉＣ基板に対して拡散法では、Ｐ型拡散層５やＮ型拡散層６の深さを深くすることが困難であり、結局Ｎ型拡散層６やゲート部の抵抗を大きくしてしまい現実的な方法とは言えない。
【０００５】
【発明の目的】
本発明は上記のような課題を解決するためになされたもので、ＳｉＣ基板に対してイオン注入後の活性率の悪い２重拡散法を用いることなく、現状では現実的なエピタキシャル成長技術により所定の不純物層を形成し、また、その他の各工程とも可能な限り従来の製造技術を利用して製作するようにして高特性で安価な電界効果トランジスタを得ることを目的とする。
【０００６】
【課題を解決するための手段】
本発明の電界効果トランジスタの製造方法は、一方導電型炭化珪素基板の一方の主面上に、一方導電型炭化珪素の第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層上に選択的にレジスト膜を形成する工程と、
次いで、前記レジスト膜をマスクとして第１のエピタキシャル層の厚さの途中までドライエッチングし、凹部を形成する工程と、
次いで、上記凹部及び前記第１のエピタキシャル層上に他方導電型炭化珪素の第２のエピタキシャル層を形成し、さらにその上に一方導電型炭化珪素の第３のエピタキシャル層を形成する工程と、
次いで、上記炭化珪素基板の一方の主面を研磨して前記凹部上面に前記第２、第３のエピタキシャル層を露出させる工程と、
前記第２、第３のエピタキシャル層上及び前記第１のエピタキシャル層上にゲート絶縁膜とゲート電極とを形成すると共に、前記凹部内の第３のエピタキシャル層上にソース電極、上記炭化珪素基板の他方の主面にドレイン電極を形成する工程と、
を含むことを特徴とするものである。
【０００７】
【発明の実施の形態】
以下に、本発明の実施の形態を、図１〜図５を参照して説明する。図１に示すように、一方導電型、例えばＮ ＋ 型のＳｉＣ基板１０の主面上に、Ｎ型ＳｉＣの第１のエピタキシャル層１１を形成する。
次に、図２に示すように、前記第１のエピタキシャル層１１上に選択的にレジスト膜１２を形成する。次いで、図３に示すように、上記レジスト膜１２をマスクとして第１のエピタキシャル層１１の厚さの途中までドライエッチングし、凹部１３を形成する。なお、上記のドライエッチングの方法としては、ＲＩＥエッチング、スパッタエッチング、あるいは若干の技術的課題は残るが、イオンビームエッチング等が利用可能である。さらに、完全結晶面を得る目的で高温ガスによるエッチングを併用することも良く知られている。
【０００８】
次いで、図４に示すように上記凹部１３及び前記第１のエピタキシャル層１１上に所定不純物濃度のＰ型ＳｉＣの第２のエピタキシャル層１４を形成し、さらにその上にＮ ＋ 型ＳｉＣの第３のエピタキシャル層１５を形成する。次いで、図５に示すように上記ＳｉＣ基板１０の一方の主面をダイヤモンド等を使用して研磨し、前記凹部上面１３１に前記第２、第３のエピタキシャル層１４、１５を露出させる。また、前記第２、第３のエピタキシャル層１４、１５上及び前記第１のエピタキシャル層１１上にゲート絶縁膜１６とゲート電極１７とを形成すると共に、前記凹部１３内の第３のエピタキシャル層１５上にソース電極１８、上記ＳｉＣ基板１０の他方の主面にドレイン電極１９を形成する。なお、図中、２０は上記構造により形成されたチャネル部である。
【０００９】
以上の方法によれば、従来法に比較して概略次のような利点がある。
（１）拡散法によらず、また、特別新しい技術を用いずに所定の構造のＭＩＳ ＦＥＴ等を安価に製作することができる。
（２）超微細なフォトレジスト工程によらず、比較的均一で短いチャネル部２０を横方向に形成することができる。
（３）横方向電流の流れに有利な第３のエピタキシャル層１５や深い構造で耐圧の出し易い第２のエピタキシャル層１４を容易に形成することができる。
（４）横型ＦＥＴ等に比べ、特に大電流型の電界効果トランジスタの製造に適している。
【００１０】
【発明の効果】
以上のように、本発明の製造方法によれば、ＳｉＣ基板に対してイオン注入後の活性率の悪い２重拡散法を用いることなく、エピタキシャル成長技術により所定の不純物層を形成し、また、各工程とも可能な限り従来の製造技術を利用して製作するようにしたので、高特性で安価な電界効果トランジスタが容易に得られる。
【図面の簡単な説明】
【図１】本発明の製造方法を説明するための第１の工程を示す説明図である。
【図２】本発明の製造方法を説明するための第２の工程を示す説明図である。
【図３】本発明の製造方法を説明するための第３の工程を示す説明図である。
【図４】本発明の製造方法を説明するための第４の工程を示す説明図である。
【図５】本発明の製造方法を説明するための第５の工程を示す説明図である。
【図６】従来の製造方法を説明するための第１の工程を示す説明図である。
【図７】従来の製造方法を説明するための第２の工程を示す説明図である。
【図８】従来の製造方法を説明するための第３の工程を示す説明図である。
【図９】従来の製造方法を説明するための第４の工程を示す説明図である。
【符号の説明】
１０ ＳｉＣ基板
１１ 第１のエピタキシャル層
１２ レジスト膜
１３ 凹部
１４ 第２のエピタキシャル層
１５ 第３のエピタキシャル層
１６ ゲート絶縁膜
１７ ゲート電極
１８ ソース電極
１９ ドレイン電極
【発明の属する技術分野】
本発明は、半導体基板として炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と略記する。）を使用した電界効果トランジスタ、特にＭＩＳ ＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】
ＭＩＳ ＦＥＴを製作するに当たり、仮にイオン注入工程を採用して２重拡散構造を形成しようとすると、図６〜図９に示すような工程を経ることになる。すなわち、図６において、Ｎ型ＳｉＣ基板１の所定の部位にマスク２Ａを施し、このマスク２Ａの除去部分３に対してＰ型不純物のイオン注入４Ａを行う。次に、図７に示すようにマスク２Ａを除去した後、所定時間アニールを行ってＰ型拡散層５を形成する。
【０００３】
次に、図８に示すように所定の部位に再度マスク２Ｂを施した後、Ｎ型不純物をイオン注入４Ｂする。その後、上記と同様にマスク２Ｂを除去した後、所定時間アニールしてＮ型拡散層６を形成する。次に、図９に示すように公知のフォトリソグラフィ技術を用い、ゲート絶縁膜７及びゲート電極８を形成する。
【０００４】
【発明が解決しようとする課題】
ＳｉＣ基板を使用したＭＩＳ ＦＥＴを、上記のような２重拡散法により形成することにすると、次のような解決すべき課題が生じる。
（１）フォトリソグラフィ技術による微細化の負担が大きく、そのため特性のバラツキが大きくなり、素子の一部しか動作しない場合が生じる。
（２）ＳｉＣ基板に対して拡散法では、Ｐ型拡散層５やＮ型拡散層６の深さを深くすることが困難であり、結局Ｎ型拡散層６やゲート部の抵抗を大きくしてしまい現実的な方法とは言えない。
【０００５】
【発明の目的】
本発明は上記のような課題を解決するためになされたもので、ＳｉＣ基板に対してイオン注入後の活性率の悪い２重拡散法を用いることなく、現状では現実的なエピタキシャル成長技術により所定の不純物層を形成し、また、その他の各工程とも可能な限り従来の製造技術を利用して製作するようにして高特性で安価な電界効果トランジスタを得ることを目的とする。
【０００６】
【課題を解決するための手段】
本発明の電界効果トランジスタの製造方法は、一方導電型炭化珪素基板の一方の主面上に、一方導電型炭化珪素の第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層上に選択的にレジスト膜を形成する工程と、
次いで、前記レジスト膜をマスクとして第１のエピタキシャル層の厚さの途中までドライエッチングし、凹部を形成する工程と、
次いで、上記凹部及び前記第１のエピタキシャル層上に他方導電型炭化珪素の第２のエピタキシャル層を形成し、さらにその上に一方導電型炭化珪素の第３のエピタキシャル層を形成する工程と、
次いで、上記炭化珪素基板の一方の主面を研磨して前記凹部上面に前記第２、第３のエピタキシャル層を露出させる工程と、
前記第２、第３のエピタキシャル層上及び前記第１のエピタキシャル層上にゲート絶縁膜とゲート電極とを形成すると共に、前記凹部内の第３のエピタキシャル層上にソース電極、上記炭化珪素基板の他方の主面にドレイン電極を形成する工程と、
を含むことを特徴とするものである。
【０００７】
【発明の実施の形態】
以下に、本発明の実施の形態を、図１〜図５を参照して説明する。図１に示すように、一方導電型、例えばＮ ＋ 型のＳｉＣ基板１０の主面上に、Ｎ型ＳｉＣの第１のエピタキシャル層１１を形成する。
次に、図２に示すように、前記第１のエピタキシャル層１１上に選択的にレジスト膜１２を形成する。次いで、図３に示すように、上記レジスト膜１２をマスクとして第１のエピタキシャル層１１の厚さの途中までドライエッチングし、凹部１３を形成する。なお、上記のドライエッチングの方法としては、ＲＩＥエッチング、スパッタエッチング、あるいは若干の技術的課題は残るが、イオンビームエッチング等が利用可能である。さらに、完全結晶面を得る目的で高温ガスによるエッチングを併用することも良く知られている。
【０００８】
次いで、図４に示すように上記凹部１３及び前記第１のエピタキシャル層１１上に所定不純物濃度のＰ型ＳｉＣの第２のエピタキシャル層１４を形成し、さらにその上にＮ ＋ 型ＳｉＣの第３のエピタキシャル層１５を形成する。次いで、図５に示すように上記ＳｉＣ基板１０の一方の主面をダイヤモンド等を使用して研磨し、前記凹部上面１３１に前記第２、第３のエピタキシャル層１４、１５を露出させる。また、前記第２、第３のエピタキシャル層１４、１５上及び前記第１のエピタキシャル層１１上にゲート絶縁膜１６とゲート電極１７とを形成すると共に、前記凹部１３内の第３のエピタキシャル層１５上にソース電極１８、上記ＳｉＣ基板１０の他方の主面にドレイン電極１９を形成する。なお、図中、２０は上記構造により形成されたチャネル部である。
【０００９】
以上の方法によれば、従来法に比較して概略次のような利点がある。
（１）拡散法によらず、また、特別新しい技術を用いずに所定の構造のＭＩＳ ＦＥＴ等を安価に製作することができる。
（２）超微細なフォトレジスト工程によらず、比較的均一で短いチャネル部２０を横方向に形成することができる。
（３）横方向電流の流れに有利な第３のエピタキシャル層１５や深い構造で耐圧の出し易い第２のエピタキシャル層１４を容易に形成することができる。
（４）横型ＦＥＴ等に比べ、特に大電流型の電界効果トランジスタの製造に適している。
【００１０】
【発明の効果】
以上のように、本発明の製造方法によれば、ＳｉＣ基板に対してイオン注入後の活性率の悪い２重拡散法を用いることなく、エピタキシャル成長技術により所定の不純物層を形成し、また、各工程とも可能な限り従来の製造技術を利用して製作するようにしたので、高特性で安価な電界効果トランジスタが容易に得られる。
【図面の簡単な説明】
【図１】本発明の製造方法を説明するための第１の工程を示す説明図である。
【図２】本発明の製造方法を説明するための第２の工程を示す説明図である。
【図３】本発明の製造方法を説明するための第３の工程を示す説明図である。
【図４】本発明の製造方法を説明するための第４の工程を示す説明図である。
【図５】本発明の製造方法を説明するための第５の工程を示す説明図である。
【図６】従来の製造方法を説明するための第１の工程を示す説明図である。
【図７】従来の製造方法を説明するための第２の工程を示す説明図である。
【図８】従来の製造方法を説明するための第３の工程を示す説明図である。
【図９】従来の製造方法を説明するための第４の工程を示す説明図である。
【符号の説明】
１０ ＳｉＣ基板
１１ 第１のエピタキシャル層
１２ レジスト膜
１３ 凹部
１４ 第２のエピタキシャル層
１５ 第３のエピタキシャル層
１６ ゲート絶縁膜
１７ ゲート電極
１８ ソース電極
１９ ドレイン電極
Claims (2)
- 一方導電型炭化珪素基板の一方の主面上に、一方導電型炭化珪素の第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層上に選択的にレジスト膜を形成する工程と、
次いで、前記レジスト膜をマスクとして第１のエピタキシャル層の厚さの途中までドライエッチングし、凹部を形成する工程と、
次いで、上記凹部及び前記第１のエピタキシャル層上に他方導電型炭化珪素の第２のエピタキシャル層を形成し、さらにその上に一方導電型炭化珪素の第３のエピタキシャル層を形成する工程と、
次いで、上記炭化珪素基板の一方の主面を研磨して前記凹部上面に前記第２、第３のエピタキシャル層を露出させる工程と、
前記第２、第３のエピタキシャル層上及び前記第１のエピタキシャル層上にゲート絶縁膜とゲート電極とを形成すると共に、前記凹部内の第３のエピタキシャル層上にソース電極、上記炭化珪素基板の他方の主面にドレイン電極を形成する工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。 - 前記一方導電型はＮ型であり、他方導電型はＰ型であることを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35758796A JP3638189B2 (ja) | 1996-12-27 | 1996-12-27 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35758796A JP3638189B2 (ja) | 1996-12-27 | 1996-12-27 | 電界効果トランジスタの製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH10189967A JPH10189967A (ja) | 1998-07-21 |
| JPH10189967A5 JPH10189967A5 (ja) | 2004-11-25 |
| JP3638189B2 true JP3638189B2 (ja) | 2005-04-13 |
Family
ID=18454891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35758796A Expired - Fee Related JP3638189B2 (ja) | 1996-12-27 | 1996-12-27 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3638189B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7629616B2 (en) * | 2007-02-28 | 2009-12-08 | Cree, Inc. | Silicon carbide self-aligned epitaxial MOSFET for high powered device applications |
-
1996
- 1996-12-27 JP JP35758796A patent/JP3638189B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10189967A (ja) | 1998-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59966A (ja) | Ｍｏｓｆｅｔ及びオ−バハングマスクを用いたその製造方法 | |
| JPS63147368A (ja) | 両面ゲ−ト静電誘導サイリスタ及びその製造方法 | |
| JPS60170257A (ja) | 半導体装置 | |
| JP2002299620A (ja) | 炭化珪素半導体装置の製造方法 | |
| JP6871562B2 (ja) | 炭化珪素半導体素子およびその製造方法 | |
| JPS6252963A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPH077773B2 (ja) | 半導体装置の製造方法 | |
| JP3638189B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2003069043A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JPH0311765A (ja) | 半導体装置の製造方法 | |
| KR0172509B1 (ko) | 수평 구조의 바이폴라 트랜지스터 제조 방법 | |
| JPH10189967A5 (ja) | ||
| JPH11340242A (ja) | ラテラルトランジスタおよびその製造方法 | |
| JP2988067B2 (ja) | 絶縁型電界効果トランジスタの製造方法 | |
| JPS6143858B2 (ja) | ||
| JPS6057968A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH1074938A (ja) | パワーｍｏｓｆｅｔ | |
| JPS62281367A (ja) | 半導体装置の製造方法 | |
| JPS61214472A (ja) | 半導体素子の製造方法 | |
| JPS63211755A (ja) | 半導体装置の製造方法 | |
| JPS63240068A (ja) | 半導体装置の製造方法 | |
| JPH0547982B2 (ja) | ||
| JPH05121539A (ja) | 半導体装置及びその製造方法 | |
| JPS61198674A (ja) | 半導体装置の製造方法 | |
| JPS61198673A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031210 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031210 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050107 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050107 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |