JPH10189967A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH10189967A JPH10189967A JP8357587A JP35758796A JPH10189967A JP H10189967 A JPH10189967 A JP H10189967A JP 8357587 A JP8357587 A JP 8357587A JP 35758796 A JP35758796 A JP 35758796A JP H10189967 A JPH10189967 A JP H10189967A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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Abstract
(57)【要約】
【課題】 ＳｉＣ基板に対して拡散法を用いることな
く、エピタキシャル成長技術により不純物層を形成し、
また、各工程とも可能な限り従来の製造技術を利用して
ＭＩＳ ＦＥＴ等を製作する。 【解決手段】 ＳｉＣ基板の一方の主面上に、第１のエ
ピタキシャル層１１を形成する工程と、エピタキシャル
層１１上に選択的にレジスト膜１２を形成する工程と、
次いで、レジスト膜１２をマスクとして第１のエピタキ
シャル層１１の厚さの途中までドライエッチングし、凹
部１３を形成する工程と、次いで、凹部１３及び第１の
エピタキシャル層１１上に第２のエピタキシャル層１４
を形成し、さらにその上に第３のエピタキシャル層１５
を形成する工程とを含む。
く、エピタキシャル成長技術により不純物層を形成し、
また、各工程とも可能な限り従来の製造技術を利用して
ＭＩＳ ＦＥＴ等を製作する。 【解決手段】 ＳｉＣ基板の一方の主面上に、第１のエ
ピタキシャル層１１を形成する工程と、エピタキシャル
層１１上に選択的にレジスト膜１２を形成する工程と、
次いで、レジスト膜１２をマスクとして第１のエピタキ
シャル層１１の厚さの途中までドライエッチングし、凹
部１３を形成する工程と、次いで、凹部１３及び第１の
エピタキシャル層１１上に第２のエピタキシャル層１４
を形成し、さらにその上に第３のエピタキシャル層１５
を形成する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板として
炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と略記す
る。）を使用した電界効果トランジスタ、特にＭＩＳ
ＦＥＴの製造方法に関するものである。
炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と略記す
る。）を使用した電界効果トランジスタ、特にＭＩＳ
ＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】ＳｉＣ基板を使用した電界効果トランジ
スタ、ここではＭＩＳ ＦＥＴの概略構造を図３に示
す。図３において、Ｐ型ＳｉＣ基板１上にＮ↑−層２、
このＮ↑−層２上にＮ↑＋層３が形成され、このＮ↑＋
層３からＮ↑−層２まで突き抜けるように凹部４が形成
されている。上記の凹部４内にはゲート絶縁膜５Ａを介
してゲート電極５が形成され、このゲート電極５を挟ん
で横方向にソース領域６とドレイン領域７が形成されて
いる。上記ような構造のＭＩＳ ＦＥＴにおいて、現況
では製法上の制約からゲート長Ｌｃが長く、チャネル幅
Ｌｄが小さくなっている。
スタ、ここではＭＩＳ ＦＥＴの概略構造を図３に示
す。図３において、Ｐ型ＳｉＣ基板１上にＮ↑−層２、
このＮ↑−層２上にＮ↑＋層３が形成され、このＮ↑＋
層３からＮ↑−層２まで突き抜けるように凹部４が形成
されている。上記の凹部４内にはゲート絶縁膜５Ａを介
してゲート電極５が形成され、このゲート電極５を挟ん
で横方向にソース領域６とドレイン領域７が形成されて
いる。上記ような構造のＭＩＳ ＦＥＴにおいて、現況
では製法上の制約からゲート長Ｌｃが長く、チャネル幅
Ｌｄが小さくなっている。
【０００３】一方、上記のような構造のＭＩＳ ＦＥＴ
を製作するに当たり、仮にイオン注入工程を採用して２
重拡散構造を形成しようとすると、図２に示すような工
程を経ることになる。すなわち、図２の（ａ）におい
て、Ｎ型ＳｉＣ基板１の所定の部位にマスク２Ａを施
し、このマスク２Ａの除去部分３に対してＰ型不純物の
イオン注入４Ａを行う。次に、同図（ｂ）に示すように
マスク２Ａを除去した後、所定時間アニールを行ってＰ
型拡散層５を形成する。
を製作するに当たり、仮にイオン注入工程を採用して２
重拡散構造を形成しようとすると、図２に示すような工
程を経ることになる。すなわち、図２の（ａ）におい
て、Ｎ型ＳｉＣ基板１の所定の部位にマスク２Ａを施
し、このマスク２Ａの除去部分３に対してＰ型不純物の
イオン注入４Ａを行う。次に、同図（ｂ）に示すように
マスク２Ａを除去した後、所定時間アニールを行ってＰ
型拡散層５を形成する。
【０００４】次に、同図（ｃ）に示すように所定の部位
に再度マスク２Ｂを施した後、Ｎ型不純物をイオン注入
４Ｂする。その後、上記と同様にマスク２Ｂを除去した
後、所定時間アニールしてＮ型拡散層６を形成する。次
に、同図（ｄ）に示すように公知のフォトリソグラフィ
技術を用い、ゲート絶縁膜７Ａ及びゲート電極７を形成
する。
に再度マスク２Ｂを施した後、Ｎ型不純物をイオン注入
４Ｂする。その後、上記と同様にマスク２Ｂを除去した
後、所定時間アニールしてＮ型拡散層６を形成する。次
に、同図（ｄ）に示すように公知のフォトリソグラフィ
技術を用い、ゲート絶縁膜７Ａ及びゲート電極７を形成
する。
【０００５】
【発明が解決しようとする課題】ＳｉＣ基板を使用した
図３のような構造のＭＩＳ ＦＥＴを、上記のような２
重拡散法により形成することにすると、次のような解決
すべき課題が生じる。 フォトリソグラフィ技術による微細化の負担が大き
く、そのため特性のバラツキが大きくなり、素子の一部
しか作動しない場合が生じる。 ＳｉＣ基板に対して拡散法では、Ｐ型拡散層５やＮ型
拡散層６の深さを深くすることが困難であり、結局Ｎ型
拡散層６やゲート部の抵抗を大きくしてしまい現実的な
方法とは言えない。
図３のような構造のＭＩＳ ＦＥＴを、上記のような２
重拡散法により形成することにすると、次のような解決
すべき課題が生じる。 フォトリソグラフィ技術による微細化の負担が大き
く、そのため特性のバラツキが大きくなり、素子の一部
しか作動しない場合が生じる。 ＳｉＣ基板に対して拡散法では、Ｐ型拡散層５やＮ型
拡散層６の深さを深くすることが困難であり、結局Ｎ型
拡散層６やゲート部の抵抗を大きくしてしまい現実的な
方法とは言えない。
【０００６】
【発明の目的】本発明は上記のような課題を解決するた
めになされたもので、ＳｉＣ基板に対してイオン注入後
の活性率の悪い２重拡散法を用いることなく、現状で現
実的なエピタキシャル成長技術により所定の不純物層を
形成し、また、その他の各工程とも可能な限り従来の製
造技術を利用して製作するようにして高特性で安価な電
界効果トランジスタを得ることを目的とする。
めになされたもので、ＳｉＣ基板に対してイオン注入後
の活性率の悪い２重拡散法を用いることなく、現状で現
実的なエピタキシャル成長技術により所定の不純物層を
形成し、また、その他の各工程とも可能な限り従来の製
造技術を利用して製作するようにして高特性で安価な電
界効果トランジスタを得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、一方導電型炭化珪素基板の一方の
主面上に、一方導電型炭化珪素の第１のエピタキシャル
層を形成する工程と、前記第１のエピタキシャル層上に
選択的にレジスト膜を形成する工程と、次いで、前記レ
ジスト膜をマスクとして第１のエピタキシャル層の厚さ
の途中までドライエッチングし、凹部を形成する工程
と、次いで、上記凹部及び前記第１のエピタキシャル層
上に他方導電型炭化珪素の第２のエピタキシャル層を形
成し、さらにその上に一方導電型炭化珪素の第３のエピ
タキシャル層を形成する工程と、次いで、上記炭化珪素
基板の一方の主面を研磨して前記凹部上面に前記第２、
第３のエピタキシャル層を露出させる工程と、前記第
２、第３のエピタキシャル層上及び前記第１のエピタキ
シャル層上にゲート絶縁膜とゲート電極とを形成すると
共に、前記凹部内の第３のエピタキシャル層上にソース
電極、上記炭化珪素基板の他方の主面にドレイン電極を
形成する工程と、を含むことを特徴とするものである。
ジスタの製造方法は、一方導電型炭化珪素基板の一方の
主面上に、一方導電型炭化珪素の第１のエピタキシャル
層を形成する工程と、前記第１のエピタキシャル層上に
選択的にレジスト膜を形成する工程と、次いで、前記レ
ジスト膜をマスクとして第１のエピタキシャル層の厚さ
の途中までドライエッチングし、凹部を形成する工程
と、次いで、上記凹部及び前記第１のエピタキシャル層
上に他方導電型炭化珪素の第２のエピタキシャル層を形
成し、さらにその上に一方導電型炭化珪素の第３のエピ
タキシャル層を形成する工程と、次いで、上記炭化珪素
基板の一方の主面を研磨して前記凹部上面に前記第２、
第３のエピタキシャル層を露出させる工程と、前記第
２、第３のエピタキシャル層上及び前記第１のエピタキ
シャル層上にゲート絶縁膜とゲート電極とを形成すると
共に、前記凹部内の第３のエピタキシャル層上にソース
電極、上記炭化珪素基板の他方の主面にドレイン電極を
形成する工程と、を含むことを特徴とするものである。
【０００８】
【発明の実施の形態】以下に、本発明の実施の形態を図
１を参照して説明する。図１（ａ）に示すように、一方
導電型、例えばＮ↑＋型のＳｉＣ基板１０の主面上に、
Ｎ型ＳｉＣの第１のエピタキシャル層１１を形成する。
次に、同図（ｂ）に示すように、前記第１のエピタキシ
ャル層１１上に選択的にレジスト膜１２を形成する。次
いで、同図（ｃ）に示すように、上記レジスト膜１２を
マスクとして第１のエピタキシャル層１１の厚さの途中
までドライエッチングし、凹部１３を形成する。なお、
上記のドライエッチングの方法としては、ＲＩＥエッチ
ング、スパッタエッチング、あるいは若干の技術的課題
は残るが、イオンビームエッチング等が利用可能であ
る。さらに、完全結晶面を得る目的で高温ガスによるエ
ッチングを併用することも良く知られている。
１を参照して説明する。図１（ａ）に示すように、一方
導電型、例えばＮ↑＋型のＳｉＣ基板１０の主面上に、
Ｎ型ＳｉＣの第１のエピタキシャル層１１を形成する。
次に、同図（ｂ）に示すように、前記第１のエピタキシ
ャル層１１上に選択的にレジスト膜１２を形成する。次
いで、同図（ｃ）に示すように、上記レジスト膜１２を
マスクとして第１のエピタキシャル層１１の厚さの途中
までドライエッチングし、凹部１３を形成する。なお、
上記のドライエッチングの方法としては、ＲＩＥエッチ
ング、スパッタエッチング、あるいは若干の技術的課題
は残るが、イオンビームエッチング等が利用可能であ
る。さらに、完全結晶面を得る目的で高温ガスによるエ
ッチングを併用することも良く知られている。
【０００９】次いで、同図（ｄ）に示すように上記凹部
１３及び前記第１のエピタキシャル層１１上に所定不純
物濃度のＰ型ＳｉＣの第２のエピタキシャル層１４を形
成し、さらにその上にＮ↑＋型ＳｉＣの第３のエピタキ
シャル層１５を形成する。次いで、同図（ｅ）に示すよ
うに上記ＳｉＣ基板１０の一方の主面をダイヤモンド等
を使用して研磨し、前記凹部上面１３１に前記第２、第
３のエピタキシャル層１４，１５を露出させる。また、
前記第２、第３のエピタキシャル層１４，１５上及び前
記第１のエピタキシャル層１１上にゲート絶縁膜１６と
ゲート電極１７とを形成すると共に、前記凹部１３内の
第３のエピタキシャル層１５上にソース電極１８、上記
ＳｉＣ基板１０の他方の主面にドレイン電極１９を形成
する。なお、図中、２０は上記構造により形成されたチ
ャネル部である。
１３及び前記第１のエピタキシャル層１１上に所定不純
物濃度のＰ型ＳｉＣの第２のエピタキシャル層１４を形
成し、さらにその上にＮ↑＋型ＳｉＣの第３のエピタキ
シャル層１５を形成する。次いで、同図（ｅ）に示すよ
うに上記ＳｉＣ基板１０の一方の主面をダイヤモンド等
を使用して研磨し、前記凹部上面１３１に前記第２、第
３のエピタキシャル層１４，１５を露出させる。また、
前記第２、第３のエピタキシャル層１４，１５上及び前
記第１のエピタキシャル層１１上にゲート絶縁膜１６と
ゲート電極１７とを形成すると共に、前記凹部１３内の
第３のエピタキシャル層１５上にソース電極１８、上記
ＳｉＣ基板１０の他方の主面にドレイン電極１９を形成
する。なお、図中、２０は上記構造により形成されたチ
ャネル部である。
【００１０】以上の方法によれば、従来法に比較して概
略次のような利点がある。 拡散法によらず、また、特別新しい技術を用いずに所
定の構造のＭＩＳ ＦＥＴ等を安価製作することができ
る。 超微細なフォトレジスト工程によらず、比較的均一で
短いチャネル部２０を横方向に形成することができる。 横方向電流の流れに有利な第３のエピタキシャル層１
５や深い構造で耐圧の出し易い第２のエピタキシャル層
１４を容易に形成することができる。 横型ＦＥＴ等に比べ、特に大電流型の電界効果トラン
ジスタの製造に適している。
略次のような利点がある。 拡散法によらず、また、特別新しい技術を用いずに所
定の構造のＭＩＳ ＦＥＴ等を安価製作することができ
る。 超微細なフォトレジスト工程によらず、比較的均一で
短いチャネル部２０を横方向に形成することができる。 横方向電流の流れに有利な第３のエピタキシャル層１
５や深い構造で耐圧の出し易い第２のエピタキシャル層
１４を容易に形成することができる。 横型ＦＥＴ等に比べ、特に大電流型の電界効果トラン
ジスタの製造に適している。
【００１１】
【発明の効果】以上のように、本発明の製造方法によれ
ば、ＳｉＣ基板に対してイオン注入後の活性率の悪い２
重拡散法を用いることなく、エピタキシャル成長技術に
より所定の不純物層を形成し、また、各工程とも可能な
限り従来の製造技術を利用して製作するようにしたの
で、高特性で安価な電界効果トランジスタが容易に得ら
れる。
ば、ＳｉＣ基板に対してイオン注入後の活性率の悪い２
重拡散法を用いることなく、エピタキシャル成長技術に
より所定の不純物層を形成し、また、各工程とも可能な
限り従来の製造技術を利用して製作するようにしたの
で、高特性で安価な電界効果トランジスタが容易に得ら
れる。
【図１】本発明の製造方法を説明するための工程図であ
る。
る。
【図２】従来の製造方法を説明するための工程図であ
る。
る。
【図３】ＳｉＣ基板を使用した従来のＭＩＳ ＦＥＴの
概略構造を示す断面図である。
概略構造を示す断面図である。
１０ ＳｉＣ基板 １１ 第１のエピタキシャル層 １２ レジスト膜 １３ 凹部 １４ 第２のエピタキシャル層 １５ 第３のエピタキシャル層 １６ ゲート絶縁膜 １７ ゲート電極 １８ ソース電極 １９ ドレイン電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年３月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】ＳｉＣ基板を使用した電界効果トランジ
スタ、ここではＭＩＳ ＦＥＴの概略構造を図１０に示
す。図１０において、Ｐ型ＳｉＣ基板１上にＮ↑−層２
上にＮ↑＋層３が形成され、このＮ↑＋層３からＮ↑−
層２まで突き抜けるように凹部４が形成されている。上
記の凹部４内にはゲート絶縁膜５Ａを介してゲート電極
５が形成され、このゲート電極５を挟んで横方向にソー
ス領域６とドレイン領域７が形成されている。上記よう
な構造のＭＩＳ ＦＥＴにおいて、現況では製法上の制
約からゲート長Ｌｃが長く、チャネル幅Ｌｄが小さくな
っている。
スタ、ここではＭＩＳ ＦＥＴの概略構造を図１０に示
す。図１０において、Ｐ型ＳｉＣ基板１上にＮ↑−層２
上にＮ↑＋層３が形成され、このＮ↑＋層３からＮ↑−
層２まで突き抜けるように凹部４が形成されている。上
記の凹部４内にはゲート絶縁膜５Ａを介してゲート電極
５が形成され、このゲート電極５を挟んで横方向にソー
ス領域６とドレイン領域７が形成されている。上記よう
な構造のＭＩＳ ＦＥＴにおいて、現況では製法上の制
約からゲート長Ｌｃが長く、チャネル幅Ｌｄが小さくな
っている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】一方、上記のような構造のＭＩＳ ＦＥＴ
を製作するに当たり、仮にイオン注入工程を採用して２
重拡散構造を形成しようとすると、図６〜図９に示すよ
うな工程を経ることになる。すなわち、図６において、
Ｎ型ＳｉＣ基板１の所定の部位にマスク２Ａを施し、こ
のマスク２Ａの除去部分３に対してＰ型不純物のイオン
注入４Ａを行う。次に、図７に示すようにマスク２Ａを
除去した後、所定時間アニールを行ってＰ型拡散層５を
形成する。
を製作するに当たり、仮にイオン注入工程を採用して２
重拡散構造を形成しようとすると、図６〜図９に示すよ
うな工程を経ることになる。すなわち、図６において、
Ｎ型ＳｉＣ基板１の所定の部位にマスク２Ａを施し、こ
のマスク２Ａの除去部分３に対してＰ型不純物のイオン
注入４Ａを行う。次に、図７に示すようにマスク２Ａを
除去した後、所定時間アニールを行ってＰ型拡散層５を
形成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】次に、図８に示すように所定の部位に再度
マスク２Ｂを施した後、Ｎ型不純物をイオン注入４Ｂす
る。その後、上記と同様にマスク２Ｂを除去した後、所
定時間アニールしてＮ型拡散層６を形成する。次に、図
９に示すように公知のフォトリソグラフィ技術を用い、
ゲート絶縁膜７Ａ及びゲート電極７を形成する。
マスク２Ｂを施した後、Ｎ型不純物をイオン注入４Ｂす
る。その後、上記と同様にマスク２Ｂを除去した後、所
定時間アニールしてＮ型拡散層６を形成する。次に、図
９に示すように公知のフォトリソグラフィ技術を用い、
ゲート絶縁膜７Ａ及びゲート電極７を形成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【発明が解決しようとする課題】ＳｉＣ基板を使用した
図１０のような構造のＭＩＳ ＦＥＴを、上記のような
２重拡散法により形成することにすると、次のような解
決すべき課題が生じる。 フォトリソグラフィ技術による微細化の負担が大き
く、そのため特性のバラツキが大きくなり、素子の一部
しか作動しない場合が生じる。 ＳｉＣ基板に対して拡散法では、Ｐ型拡散層５やＮ型
拡散層６の深さを深くすることが困難であり、結局Ｎ型
拡散層６やゲート部の抵抗を大きくしてしまい現実的な
方法とは言えない。
図１０のような構造のＭＩＳ ＦＥＴを、上記のような
２重拡散法により形成することにすると、次のような解
決すべき課題が生じる。 フォトリソグラフィ技術による微細化の負担が大き
く、そのため特性のバラツキが大きくなり、素子の一部
しか作動しない場合が生じる。 ＳｉＣ基板に対して拡散法では、Ｐ型拡散層５やＮ型
拡散層６の深さを深くすることが困難であり、結局Ｎ型
拡散層６やゲート部の抵抗を大きくしてしまい現実的な
方法とは言えない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【発明の実施の形態】以下に、本発明の実施の形態を図
１〜図５を参照して説明する。図１に示すように、一方
導電型、例えばＮ↑＋型のＳｉＣ基板１０の主面上に、
Ｎ型ＳｉＣの第１のエピタキシャル層１１を形成する。
次に、図２に示すように、前記第１のエピタキシャル層
１１上に選択的にレジスト膜１２を形成する。次いで、
図３に示すように、上記レジスト膜１２をマスクとして
第１のエピタキシャル層１１の厚さの途中までドライエ
ッチングし、凹部１３を形成する。なお、上記のドライ
エッチングの方法としては、ＲＩＥエッチング、スパッ
タエッチング、あるいは若干の技術的課題は残るが、イ
オンビームエッチング等が利用可能である。さらに、完
全結晶面を得る目的で高温ガスによるエッチングを併用
することも良く知られている。
１〜図５を参照して説明する。図１に示すように、一方
導電型、例えばＮ↑＋型のＳｉＣ基板１０の主面上に、
Ｎ型ＳｉＣの第１のエピタキシャル層１１を形成する。
次に、図２に示すように、前記第１のエピタキシャル層
１１上に選択的にレジスト膜１２を形成する。次いで、
図３に示すように、上記レジスト膜１２をマスクとして
第１のエピタキシャル層１１の厚さの途中までドライエ
ッチングし、凹部１３を形成する。なお、上記のドライ
エッチングの方法としては、ＲＩＥエッチング、スパッ
タエッチング、あるいは若干の技術的課題は残るが、イ
オンビームエッチング等が利用可能である。さらに、完
全結晶面を得る目的で高温ガスによるエッチングを併用
することも良く知られている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】次いで、図４に示すように上記凹部１３及
び前記第１のエピタキシャル層１１上に所定不純物濃度
のＰ型ＳｉＣの第２のエピタキシャル層１４を形成し、
さらにその上にＮ↑＋型ＳｉＣの第３のエピタキシャル
層１５を形成する。次いで、図５に示すように上記Ｓｉ
Ｃ基板１０の一方の主面をダイヤモンド等を使用して研
磨し、前記凹部上面１３１に前記第２、第３のエピタキ
シャル層１４，１５を露出させる。また、前記第２、第
３のエピタキシャル層１４，１５上及び前記第１のエピ
タキシャル層１１上にゲート絶縁膜１６とゲート電極１
７とを形成すると共に、前記凹部１３内の第３のエピタ
キシャル層１５上にソース電極１８、上記ＳｉＣ基板１
０の他方の主面にドレイン電極１９を形成する。なお、
図中、２０は上記構造により形成されたチャネル部であ
る。
び前記第１のエピタキシャル層１１上に所定不純物濃度
のＰ型ＳｉＣの第２のエピタキシャル層１４を形成し、
さらにその上にＮ↑＋型ＳｉＣの第３のエピタキシャル
層１５を形成する。次いで、図５に示すように上記Ｓｉ
Ｃ基板１０の一方の主面をダイヤモンド等を使用して研
磨し、前記凹部上面１３１に前記第２、第３のエピタキ
シャル層１４，１５を露出させる。また、前記第２、第
３のエピタキシャル層１４，１５上及び前記第１のエピ
タキシャル層１１上にゲート絶縁膜１６とゲート電極１
７とを形成すると共に、前記凹部１３内の第３のエピタ
キシャル層１５上にソース電極１８、上記ＳｉＣ基板１
０の他方の主面にドレイン電極１９を形成する。なお、
図中、２０は上記構造により形成されたチャネル部であ
る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の製造方法を説明するための第１の工程
を示す説明図である。
を示す説明図である。
【図２】本発明の製造方法を説明するための第２の工程
を示す説明図である。
を示す説明図である。
【図３】本発明の製造方法を説明するための第３の工程
を示す説明図である。
を示す説明図である。
【図４】本発明の製造方法を説明するための第４の工程
を示す説明図である。
を示す説明図である。
【図５】本発明の製造方法を説明するための第５の工程
を示す説明図である。
を示す説明図である。
【図６】従来の製造方法を説明するための第１の工程を
示す説明図である。
示す説明図である。
【図７】従来の製造方法を説明するための第２の工程を
示す説明図である。
示す説明図である。
【図８】従来の製造方法を説明するための第３の工程を
示す説明図である。
示す説明図である。
【図９】従来の製造方法を説明するための第４の工程を
示す説明図である。
示す説明図である。
【図１０】ＳｉＣ基板を使用した従来のＭＩＳ ＦＥＴ
の概略構造を示す断面図である。
の概略構造を示す断面図である。
【符号の説明】 １０ ＳｉＣ基板 １１ 第１のエピタキシャル層 １２ レジスト膜 １３ 凹部 １４ 第２のエピタキシャル層 １５ 第３のエピタキシャル層 １６ ゲート絶縁膜 １７ ゲート電極 １８ ソース電極 １９ ドレイン電極
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図 １】
【図 ２】
【図 ３】
【図 ４】
【図 ５】
【図 ６】
【図 ７】
【図 ８】
【図 ９】
【図 １０】
Claims (2)
- 【請求項１】 一方導電型炭化珪素基板の一方の主面上
に、一方導電型炭化珪素の第１のエピタキシャル層を形
成する工程と、 前記第１のエピタキシャル層上に選択的にレジスト膜を
形成する工程と、 次いで、前記レジスト膜をマスクとして第１のエピタキ
シャル層の厚さの途中までドライエッチングし、凹部を
形成する工程と、 次いで、上記凹部及び前記第１のエピタキシャル層上に
他方導電型炭化珪素の第２のエピタキシャル層を形成
し、さらにその上に一方導電型炭化珪素の第３のエピタ
キシャル層を形成する工程と、 次いで、上記炭化珪素基板の一方の主面を研磨して前記
凹部上面に前記第２、第３のエピタキシャル層を露出さ
せる工程と、 前記第２、第３のエピタキシャル層上及び前記第１のエ
ピタキシャル層上にゲート絶縁膜とゲート電極とを形成
すると共に、前記凹部内の第３のエピタキシャル層上に
ソース電極、上記炭化珪素基板の他方の主面にドレイン
電極を形成する工程と、 を含むことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項２】 前記一方導電型はＮ型であり、他方導電
型はＰ型であることを特徴とする請求項１に記載の電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35758796A JP3638189B2 (ja) | 1996-12-27 | 1996-12-27 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35758796A JP3638189B2 (ja) | 1996-12-27 | 1996-12-27 | 電界効果トランジスタの製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH10189967A true JPH10189967A (ja) | 1998-07-21 |
| JPH10189967A5 JPH10189967A5 (ja) | 2004-11-25 |
| JP3638189B2 JP3638189B2 (ja) | 2005-04-13 |
Family
ID=18454891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35758796A Expired - Fee Related JP3638189B2 (ja) | 1996-12-27 | 1996-12-27 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3638189B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227486A (ja) * | 2007-02-28 | 2008-09-25 | Cree Inc | 炭化シリコン自己整合エピタキシャルｍｏｓｆｅｔおよびその製造方法 |
-
1996
- 1996-12-27 JP JP35758796A patent/JP3638189B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227486A (ja) * | 2007-02-28 | 2008-09-25 | Cree Inc | 炭化シリコン自己整合エピタキシャルｍｏｓｆｅｔおよびその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3638189B2 (ja) | 2005-04-13 |
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