JP3713232B2 - 結晶質シリコン活性層を含む薄膜トランジスタの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ；ＯＬＥＤ）などのディスプレイ装置に用いられる薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）に関し、特に、薄膜トランジスタのソース、ドレイン及びチャンネルを形成する活性層（ａｃｔｉｖｅ ｌａｙｅｒ）が結晶質シリコン（ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）で形成された薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
通常、ＬＣＤ、ＯＬＥＤなどのディスプレイ装置に用いられる薄膜トランジスタは、ガラス、石英などの透明基板にシリコンを蒸着させ、ゲート及びゲート電極を形成し、ソース及びドレインにドーパントを注入してから、アニーリング処理を行って活性化させた後、絶縁層を形成することにより構成される。
【０００３】
薄膜トランジスタのソース、ドレイン及びチャンネルを構成する活性層は、通常、ガラスなどの透明基板上に、化学気相蒸着（ＣＶＤ）法を用いてＳｉ層を蒸着させて形成される。しかし、ＣＶＤなどの方法により直接基板に蒸着されたＳｉ層は、非晶質（ａｍｏｒｐｈｏｕｓ）Ｓｉ膜として低い電子移動度（ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ）を有する。
【０００４】
薄膜トランジスタを用いるディスプレイ装置では速い動作速度が要求されている。しかしながら、小型化に伴って駆動ＩＣの集積度が大きくなり、画素領域の開口率が減少される傾向にあるので、Ｓｉ膜の電子移動度を高めて駆動回路を画素ＴＦＴと同時に形成し、個々の画素開口率を高める必要がある。このため、非晶質Ｓｉ層を熱処理し、高い電子移動度を有する多結晶構造の結晶質Ｓｉ層として結晶化する技術が提案されている。
【０００５】
薄膜トランジスタの非晶質Ｓｉ層を結晶質Ｓｉ層として結晶化するために、多様な方法が提案された。固相結晶化法（Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ：ＳＰＣ）は非晶質Ｓｉ層を基板の形成物質であるガラスの転移温度である６００℃以下の温度で、数時間〜数十時間にわたってアニールする方法である。
【０００６】
しかしながら、ＳＰＣ法は、熱処理に長時間を要するので、生産性が低く、基板の面積が大きい場合、６００℃以下の温度でも長時間の熱処理過程において基板の変形が起こることがあるという問題点があった。
【０００７】
エキシマレーザ結晶化法（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ；ＥＬＣ）は、エキシマレーザをＳｉ層に照射して非常に短い時間で局部的に高い温度を発生させ、瞬間的にＳｉ層を結晶化させる方法である。ＥＬＣ法は、レーザ光の照射を精巧に制御するのに技術的に困難であり、一度に一つの基板だけを加工することしかできないので、高炉で多数の基板を同時に加工する場合よりも生産性が低くなるという問題があった。
【０００８】
このような従来のＳｉ層結晶化方法の問題点を克服するために、ニッケル、金、アルミニウムなどの金属を非晶質シリコンと接触させたり、これらの金属をシリコンに注入させたりすることが提案されている。この場合、２００℃程度の低温でも非晶質シリコンから結晶質シリコンへの相変化が誘導される現象が利用されている。このような現象を金属誘導結晶化（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ；ＭＩＣ）という。しかしながら、ＭＩＣ現象を用いて薄膜トランジスタを製造した場合、薄膜トランジスタの活性層を構成する結晶質シリコン内に金属が残留し、特に薄膜トランジスタのチャンネル部に電流の漏れを発生させるという問題が生じる。
【０００９】
最近、金属が直接シリコンの相変化を誘導するＭＩＣの代わりに、金属とシリコンが反応して生成したシリサイドが側面へ伝播し続けながら、順次にシリコンの結晶化を誘導する金属誘導側面結晶化（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ：ＭＩＬＣ）現象を用いてＳｉ層を結晶化させる方法が提案された（Ｓ．Ｗ． Ｌｅｅ＆Ｓ．Ｋ．Ｊｏｏ，ＩＥＥＥＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ，１７（４）、ｐ．１６０，１９９６参照）。
【００１０】
このようなＭＩＬＣ現象を起こす金属としては、特にニッケルとパラジウムなどが知られている。ＭＩＬＣ現象を用いてＳｉ層を結晶化させる場合には、金属を含むシリサイド界面が、Ｓｉ層の相変化が伝播されるに従って側面に移動する。このようにしてＭＩＬＣ現象を用いて結晶化されたＳｉ層には、結晶化を誘導するために使用された金属成分がほとんど残留しない。従ってトランジスタ活性化層の電流の漏れ及びその他の動作特性に影響を及ぼさないという利点がある。また、ＭＩＬＣ現象を用いる場合に３００℃〜５００℃の比較的低温でシリコンの結晶化を誘導することができる。このため、高炉を用いて基板が損傷することなく、複数枚の基板を同時に結晶化させることができるという利点がある。
【００１１】
図１〜図４は、ＭＩＣ及びＭＩＬＣ現象を用いてＴＦＴを構成するＳｉ層を結晶化させる、従来技術の工程を示す断面図である。図１に示すように、非晶質Ｓｉ層１１がバッファ層（図示せず）が形成されている絶縁基板１０上に形成され、フォトリソグラフィにより非晶質シリコンをパターニングして活性層１１が形成される。
【００１２】
ゲート絶縁層１２及びゲート電極１３が常法によって活性層１１上に形成される。図２に示すように、ゲート電極１３をマスクとして用いて基板の全体を不純物でドープし、活性層にソース領域１１Ｓ、チャンネル領域１１Ｃ及びドレイン領域１１Ｄを形成する。
【００１３】
図３に示すように、ゲート電極１３とゲート電極１３周辺のソース領域１１Ｓ及びドレイン領域１１Ｄが覆われるようにフォトレジスト１４を形成し、基板１０及びフォトレジスト１４の表面の全体に金属層１５を蒸着により形成する。
【００１４】
図４に示すように、フォトレジスト１４を除去し、基板全体を３００℃〜５００℃の温度でアニールし、残された金属層１５の直下のソース及びドレイン領域１１Ｓ，１１Ｄの一部１６はＭＩＣ現象により結晶化される。また、金属層１５が覆われていない（ｍｅｔａｌ−ｏｆｆｓｅｔ）ソース及びドレイン領域１１Ｓ，１１Ｄの残りの部分とゲート電極１３の下方のチャンネル領域１１Ｃを含む部分１７は、残された金属層１５から誘導されるＭＩＬＣ現象により結晶化が誘導される。
【００１５】
図１〜図４に示される技術において、フォトレジスト１４をゲート電極１３の両側のソース及びドレイン領域１１Ｓ，１１Ｄまで覆うのは、チャンネル領域１１Ｃとソース、ゲート領域１１Ｓ，１１Ｄの境界面まで金属層が形成された場合に、これらの境界面とチャンネル領域１１Ｃ内にＭＩＣ現象により流入された金属成分が残され、チャンネル領域１１Ｃにおける電流の漏れと動作特性を低下させるという問題を回避するためである。
【００１６】
チャンネル領域１１Ｃを除いたソース及びドレイン領域１１Ｓ，１１Ｄは、残留金属成分により動作に大きな支障を受けない。従って、チャンネル領域１１Ｃから約０．０１〜５μm以上離れたソース及びドレイン領域の一部１６は、ＭＩＣ現象により結晶化させ、チャンネル領域１１Ｃ及びチャンネル領域１１Ｃの周辺領域についてのみＭＩＬＣ現象による結晶化を誘導して結晶化時間を短縮させる。しかし、図１〜図４に示す技術を用いる場合には、一般のＴＦＴ製造工程にフォトレジスト１４を形成し、そのフォトレジスト１４をパターニングして除去する工程が追加する必要があるという問題があった。
【００１７】
図５〜図９は、固相結晶化を用いて結晶質シリコン薄膜トランジスタを製造する工程を示す断面図であり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を作る工程を含んでいる。ドレイン領域にＬＤＤ領域を形成すれば、トランジスタのオフ電流（ｏｆｆ−ｃｕｒｒｅｎｔ）を減らすことができ、トランジスタの電気的特性を安定化させることができる。
【００１８】
図５に示すように、活性層領域２１をパターニングした後、固相熱処理のために高温で長時間熱処理を行う。この場合、基板２０は高温で耐えることができる石英を用いる。活性化領域２１上にＬＤＤ領域形成のためにゲート絶縁膜２２と下部ゲート電極２３と上部ゲート電極２４とを図６に示すように形成する。次に、イオンドープを二つの段階で行う。最初は、高濃度ドープを行い、ソース領域２１Ｓとドレイン領域２１Ｄとを形成する（図７）。この後、上部ゲート電極２４を除去して低濃度にイオンをドープしてＬＤＤ領域（２１ＬＤＤ）を形成する（図８）。
【００１９】
従来の方法により蓋膜と金属配線とを形成すれば、ＬＤＤ領域を有する薄膜トランジスタを形成することができる。図９に示すように、ＬＤＤ領域を設ける場合には前記のようにオフ電流（Ｏｆｆ−ｃｕｒｒｅｎｔ）を減らすことができ、トランジスタの電気的特性を安定化させることができる。従って、ＭＩＣ及びＭＩＬＣ現象を用いてＴＦＴを構成する場合にもＬＤＤ領域を形成することが好ましい。
【００２０】
【発明が解決しようとする課題】
本発明は、上記の問題点に鑑みてなされたものであって、ＭＩＣ及びＭＩＬＣ現象を用いて別のフォトレジスト層を形成して除去する工程を行うことなくＬＤＤ領域を有するＴＦＴを製造する方法を提供することを目的とする。
【００２１】
また、本発明は、オフセット接合部（Ｏｆｆｓｅｔ ｊｕｎｃｔｉｏｎ）を別途のフォトレジスト層を形成して除去する工程を行うことなく形成することができるＴＦＴ製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記の目的を達成するため、請求項１に記載の薄膜トランジスタの製造方法の発明では結晶質シリコン活性層を含み、前記シリコン活性層にＬＤＤ領域又はオフセット接合部が形成された薄膜トランジスタの製造方法において、非晶質シリコン層を基板上に形成することにより薄膜トランジスタの活性層を設け、絶縁膜と、ゲート電極となる層とを前記活性層上に形成し、フォトレジスト層を前記ゲート電極となる層上に形成し、前記ゲート電極の所望の形状と対応する形状を有するようにフォトレジスト層をパターニングし、前記パターニングされた前記フォトレジストをマスクとして用いて、前記絶縁膜及び前記ゲート電極となる層をエッチング及び過度エッチングして、ゲート絶縁膜及びゲート電極を形成し、前記過度エッチングの後、前記パターニングされた前記フォトレジストをマスクとして用いて、前記活性層に高濃度の不純物ドープを行い、前記高濃度の不純物ドープの後、前記パターニングされた前記フォトレジストをマスクとして用いて、結晶化誘導金属を前記活性層上に形成し、前記パターニングされた前記フォトレジストを除去し、前記活性層に低濃度の不純物ドープを行い、前記低濃度の不純物ドープの後、前記活性層をアニーリングして前記活性層を結晶化することを備え、前記ＬＤＤ領域又は前記オフセット接合部は前記ゲート電極に隣接した前記活性層の領域内に形成され、前記結晶化誘導金属は前記ゲート電極からオフセットしていることを要旨とする。
【００２３】
請求項２に記載の発明では、請求項１に記載の方法において前記結晶化誘導金属としてＮｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ、Ｐｔのうちの少なくとも一つの金属を用いることを要旨とする。
【００２４】
請求項３に記載の発明では、請求項１又は２に記載の方法において前記結晶化誘導金属は、スパッタリング、加熱蒸着、ソリューションコーティング又はＣＶＤ法を用いて前記活性層上に１０Å〜２００Åの厚さで形成されることを要旨とする。
【００２５】
請求項４に記載の発明では、請求項３に記載の方法において前記結晶化を高炉を利用した熱処理、ＲＴＡ、ラインスキャンＲＴＡ又はＥＬＣ法を用いて前記結晶化誘導金属により行うことを要旨とする。
【００３４】
【発明の実施の形態】
以下、本発明の好ましい第１の実施の形態を添付図面に基づいて詳しく説明する。
【００３５】
図１０〜図１５は、本発明の第一の実施の形態によるＭＩＬＣ現象を用いてＴＦＴを製造する工程を示す断面図である。
図１０に示すように、薄膜トランジスタの活性層を構成する非晶質Ｓｉ層３１が絶縁基板３０上に形成され、その非晶質Ｓｉ層３１がパターニングされる。続いて、非晶質Ｓｉ層３１上にゲート絶縁膜３２と下部ゲート電極３３、上部ゲート電極３４を順に形成される。
【００３６】
図１１に示すように、上部ゲート電極３４をマスクとして用いて不純物を非晶質Ｓｉ層３１に高濃度にドープしてソース及びドレイン領域３１Ｓ，３１Ｄが形成される。
【００３７】
図１１のドープ工程において、Ｎ−ＭＯＳ ＴＦＴを製造する場合には、イオンシャワードープ法、イオン注入法、又は、その他のイオン注入法を用いてＰＨ3、Ｐ、Ａｓなどのドーパントを１０〜２００ＫｅＶ（好ましくは、３０〜１００ＫｅＶ）のエネルギーで、１Ｅ１４〜１Ｅ２２／ｃｍ3（好ましくは、１Ｅ１５〜１Ｅ２１／ｃｍ3）のドーズでドープする。Ｐ−ＭＯＳ ＴＦＴを製造する場合には、Ｂ2Ｈ6、Ｂ、ＢＨ3などのドーパントを、２０〜７０ＫｅＶのエネルギーで１Ｅ１３−１Ｅ２２／ｃｍ3（好ましくは、１Ｅ１４〜１Ｅ２１／ｃｍ3）のドーズでドープする。
【００３８】
この後、図１２に示すように、上部ゲート電極３４をマスクとして用いて非晶質Ｓｉ層３１の結晶化を誘導するニッケルなどの金属層３５を形成する。非晶質Ｓｉ層３５の結晶化を誘導する金属として、好ましくは、ニッケル（Ｎｉ）又はパラジウム（Ｐｄ）が用いられる。これらの金属の他にもＴｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ、Ｐｔなどの金属又はこれらを含む物質を用いることができる。ニッケル又はパラジウムなどの結晶化誘導金属層３５はスパッタリング、加熱蒸発、ＰＥＣＶＤ、ソリューションコーティング又はイオン注入法により形成することができるが、一般にスパッタリングが用いられている。
【００３９】
金属層３５の厚さは、非晶質Ｓｉ層３１の結晶化を誘導するために必要な限度内において任意に選択することができ、約１〜１０，０００Å、好ましくは１０〜２００Åの厚さで形成される。この時、上部ゲート電極３４の幅を下部ゲート電極３３の幅よりも大きくすれば、後にＬＤＤ領域が形成される部分３１ＬＤＤには結晶化誘導金属層が形成されないので、チャンネル領域３１Ｃから一定の距離を置いて結晶化誘導金属がオフセット配置される効果が生じる。
【００４０】
チャンネル領域と結晶化誘導金属層とが、オフセットされずに直接に接する場合には、金属により非晶質Ｓｉ層の結晶化が誘導された後、チャンネル領域に結晶化誘導金属成分が残されてトランジスタの動作特性を劣化させるという問題が生じる。本発明では結晶化誘導金属層３１がオフセットされているので、チャンネル領域３１Ｃに結晶化誘導金属成分が残されてトランジスタの動作特性を劣化させることが防止される。結晶化誘導金属層３１のオフセット距離、即ち、後でＬＤＤ領域３１ＬＤＤが形成される領域の幅は、１，０００〜２０，０００Å、好ましくは５，０００〜２０，０００Å程度に設定されることが望ましい。本発明における、不純物を高濃度にドープする工程と結晶化誘導金属層を形成する工程とは、順序を変えて行うこともできる。
【００４１】
次に、結晶化誘導金属層３５を形成した後、図１３に示すように、上部ゲート電極３４を除去する。その後、図１４に示すように、下部ゲート電極３３をマスクとして用いて低濃度に不純物をドープしてＬＤＤ領域３１ＬＤＤを形成する。
【００４２】
低濃度ドープ工程は、Ｎ−ＭＯＳ ＴＦＴを製造する場合には、イオンシャワードープ法、イオン注入法又はその他のイオン注入法を用いてＰＨ3、Ｐ、Ａｓなどのドーパントを１Ｅ１１〜１Ｅ２０／ｃｍ3のドーズでドープする。Ｐ−ＭＯＳ ＴＦＴを製造する場合には、Ｂ2Ｈ6、Ｂ、ＢＨ3などのドーパントを１Ｅ１１〜１Ｅ２０／ｃｍ3のドーズでドープする。
【００４３】
低濃度ドープ工程によりＬＤＤ領域３１Ｃを形成した後には、図１５に示すように、熱処理を行って活性層３１を結晶化させ、絶縁膜及び接触電極（図示せず）などを形成してトランジスタを製作する。図１５に示す熱処理工程は、非晶質シリコンの金属誘導結晶化現象を起こす任意の方法を用いることができる。例えば、この工程はタングステン−ハロゲン又はクセノンアーク加熱ランプを用いて５００〜１，２００℃程度の温度で数秒〜数分以内の短い時間加熱する高速アニール（ＲＴＡ）法、又はエキシマレーザを用いて非常に短い時間加熱するＥＬＣ法などを用いることができる。また、本発明では、高炉内で４００〜６００℃の温度で０．１〜５０時間、好ましくは０．５〜２０時間加熱してシリコンを結晶化する方法を用いることができる。
【００４４】
高炉を用いて非晶質Ｓｉ層３１を結晶化する方法は、ガラス基板の変形温度よりも低い温度を用いるので、基板の変形又は損傷を防止することができる。従って、多くの基板を高炉で同時に熱処理することができるので、大量生産が可能となり生産性を高めることができるという利点がある。熱処理工程により結晶化誘導金属層３５が形成された活性層領域では、ＭＩＣ現象による結晶化が進行され、金属が形成されていない残りの部分では金属が形成された部分から伝播されるＭＩＬＣ現象により結晶化が進行される。また、本発明における、結晶化誘導金属層３５により非晶質Ｓｉ層３１を結晶化させる熱処理条件が、活性層に注入されたドーパントを活性化させるアニール条件と同じであるので、活性層の結晶化とドーパントの活性化を一度の工程で行うことができる。
【００４５】
第１の実施の形態の方法では、結晶化誘導金属層３５をチャンネル領域３１Ｃからオフセットするための別のフォトレジスト工程なしに金属オフセット領域を形成することができ、金属オフセット領域に低濃度でドープしてＬＤＤ領域３１ＬＤＤを有するトランジスタを製作することができる。本発明の方法により製作されたトランジスタは、ソース及びドレイン領域３１Ｓ，３１Ｄとチャンネル領域３１Ｃとの境界面とチャンネル領域３１Ｃ内にＭＩＣ現象により流入された金属成分が残ることがないので、漏れ電流が小さく、電気的特性が安定化している。以上、第１の実施の形態を挙げて本発明の構成を説明したが、本発明は以下に説明する第２の実施の形態の形態で具現することができる。本発明の第２の実施の形態の具体的工程の条件は、前記第１実施の形態と同一の条件で行うことができる。
【００４６】
図１６〜図２１は、本発明の第２の実施の形態によりＭＩＬＣ現象を用いてＴＦＴを製造する工程を示する断面図である。図１６に示すように、薄膜トランジスタの活性層を構成する非晶質Ｓｉ層４１が絶縁基板４０上に形成され、その非晶質Ｓｉ層４１がパターニングされる。続いて、非晶質Ｓｉ層４１上にはゲート絶縁膜４２とゲート電極４３とが形成される。
【００４７】
図１６に示すように、ゲート電極４３を形成するために使用されたフォトレジスト４４がそのままゲート電極４３上に置かれた状態となり、ゲート電極４３の形成のためのエッチングの時に過度エッチング（ｏｖｅｒ ｅｔｃｈｉｎｇ）を行って、図１６に示すように、アンダーカット（ｕｎｄｅｒ ｃｕｔ）形状のゲート電極４３が生成されるようにする。次に、ソース／ドレイン形成のために高濃度でドープする（図１７）。
【００４８】
この後、図１８に示すように、フォトレジスト４４をマスクとして用いて結晶化誘導金属層４５を形成する。ここにおいても、前記第１の実施の形態のように、高濃度ドープ工程と結晶化誘導金属形成工程は順序を変えても構わない。この時、後でＬＤＤ領域４１ＬＬＤが形成されるオフセット部分には、結晶化誘導金属層が形成されないので、金属オフセット効果を得ることができる。それから、フォトレジスト４４を除去する（図１９）。
【００４９】
フォトレジスト４４を除去した後、ゲート電極４３をマスクとして用いて低濃度で不純物をドープしてＬＤＤ領域４１ＬＤＤを形成する（図２０）。その後、図２１に示すように熱処理して活性層の結晶化を進行し、従来技術に従ってトランジスタを製作する。
【００５０】
図２２〜図２６は、本発明の第３の実施の形態によりＭＩＬＣ現象を用いてＴＦＴを製造する工程を示する断面図である。図２２に示すように、薄膜トランジスタの活性層を構成する非晶質Ｓｉ層５１が絶縁基板５０上に形成され、その非晶質Ｓｉ層５１がパターニングされる。その後、非晶質Ｓｉ層５１上にゲート絶縁膜５２とゲート電極５３とが形成される。次に、ゲート電極５３をマスクとして用いて非晶質Ｓｉ層５１に不純物が低濃度でドープされ（図２３）。
【００５１】
この後、ゲート電極５３の酸化処理（ａｎｏｄｉｚｉｎｇ）を行ってゲート表面に、図２４に示すように、酸化被膜（ａｎｏｄｉｃ ｏｘｉｄｅ）５４を形成する。続いて、結晶化誘導金属層５５を酸化被膜５４上に形成して酸化被膜５４により金属オフセット領域が生じるようにする（図２４）。
【００５２】
次に、ソース・ドレイン領域の形成のため非晶質Ｓｉ層５１に高濃度に不純物をドープする（図２５）。この場合、前記第１の実施の形態と同様に、結晶化誘導金属形成と高濃度ドープ工程とは順序を変えても良い。その後、熱処理を行って活性層（非晶質Ｓｉ層５１）の結晶化を進行し（図２６）、従来技術に従ってトランジスタを製作する。第３の実施の形態の方法によると、ゲート電極５３に酸化被膜５４が形成されることにより形成された金属オフセット領域には、高濃度ドープが行われないのでゲート電極５３の周囲にＬＤＤ領域５１ＬＤＤが生成される。
【００５３】
図２７〜図３１は、本発明の第４の実施の形態によりＭＩＬＣ現象を用いてＴＦＴを製造する工程を示す断面図である。図２７に示すように、薄膜トランジスタの活性層を構成する非晶質Ｓｉ層６１が絶縁基板６０上に形成され、その非晶質Ｓｉ層６１がパターニングされ、その非晶質Ｓｉ層６１上にゲート絶縁膜６２とゲート電極６３とが順番に形成される。図２７は、まだ、ゲート電極６３形成時のエッチングのためのフォトレジスト６４が残っている状態である。
【００５４】
続いて、フォトレジスト６４のハードベーキング（ｈａｒｄ ｂａｋｉｎｇ）温度よりも高い温度で基板を加熱してフォトレジスト６４をリフロー（ｒｅｆｌｏｗ）させ、ソース／ドレイン形成のために高濃度ドープを実行する（図２８）。この後、図２９に示すように、リフローされたフォトレジスト６４をマスクとして用いて結晶化誘導金属層６５を形成する。この時、フォトレジスト６４により覆われている部分、即ち、後でＬＤＤ領域６１ＬＤＤが形成される非晶質Ｓｉ層６１の一部には、結晶化誘導金属層が形成されないので金属オフセット効果が得られる。ここで、結晶化誘導金属層６５の形成と高濃度ドープは順序を変えて進行しても良い。
【００５５】
次に、フォトレジスト６４を除去し、低濃度で不純物をドープしてＬＤＤ領域６１ＬＤＤを形成する（図３０）。また、熱処理を行って活性層の結晶化を進行し（図３１）、従来技術に従ってトランジスタを製作する。
【００５６】
図３２〜図３８は、本発明の第５の実施の形態によるＭＩＬＣ現象を用いてＴＦＴを製造する工程を示する断面図である。図３２に示すように、薄膜トランジスタの活性層を構成する非晶質Ｓｉ層７１が、絶縁基板７０上に形成され、その非晶質Ｓｉ層７１がパターニングされる。続いて、非晶質Ｓｉ層７１上にゲート絶縁膜７２とゲート電極７３とが順番に形成される。
【００５７】
図３３は、基板全体に絶縁膜７４を形成した状態を示す断面図である。この状態で非等方性エッチングを行うと、図３４に示すように、ゲート絶縁膜７２とゲート電極７３の側面に、いわゆる“側壁（ｓｉｄｅ ｗａｌｌ）”部分７５が残る。この側壁部分７５を用いても前記各実施の形態と同様の効果を得ることができる。即ち、この状態で低エネルギー、高濃度で不純物をドープし（図３５）、高エネルギー、低濃度で不純物をドープすると（図３６）、側壁部分７５の下方の活性層（非晶質Ｓｉ層）７１の一部にＬＤＤ領域を形成することができる。
【００５８】
この後、図３７に示すように結晶化誘導金属層７６を形成し、熱処理を行って活性層７１の結晶化を進行し（図３８）、従来技術を用いてトランジスタを製作する。第４の実施の形態においても結晶化誘導金属層７６を不純物をドープする前に形成することができる。
【００５９】
図３９〜図４３は、本発明の第６の実施の形態によるＭＩＬＣ現象を用いてＴＦＴを製造する工程を示する断面図である。図３９に示すように、薄膜トランジスタの活性層を構成する非晶質Ｓｉ層８１が絶縁基板８０上に形成され、その非晶質Ｓｉ層８１がパターニングされる。続いて、非晶質Ｓｉ層８１上にゲート絶縁膜８２とゲート電極８３とが順番に形成される。この例では、ゲート電極８３とゲート絶縁膜８２とをエッチングする時、ゲート電極８３だけを過剰なエッチング（ｏｖｅｒ ｅｔｃｈｉｎｇ）を行ってアンダーカット形状を有するようにゲート電極８３を形成する。このエッチングにより、図３９に示すように、ゲート絶縁膜８２の幅をゲート電極８３の幅よりも広く形成することができる。このようなゲート絶縁膜８２とゲート電極８３とを用いても前記の各実施の形態と同様の効果を得ることができる。即ち、この状態で図４０に示すように低エネルギー、高濃度で不純物をドープし、図４１に示すように高エネルギー、低濃度で不純物をドープすると、ゲート絶縁膜８２により覆われた活性層領域では、低濃度のドープだけが行われてＬＤＤ領域が形成される。
【００６０】
この後、図４２に示すように、ニッケルなどの結晶化誘導金属層８４を形成し、図４３に示すように、熱処理を行って活性層８１の結晶化を進行し、従来技術に従ってトランジスタを製作する。この場合にも、結晶化誘導金属層８４の形成を不純物のドープする前に実行してもよい。
【００６１】
前記の全ての実施の形態において、低濃度のドープ工程が省略できるが、このような方法は、薄膜トランジスタにＬＤＤ領域を形成するためには用いることはできないが、オフセット接合部（ｏｆｆｓｅｔ ｊｕｎｃｔｉｏｎ）だけを形成するために用いることができる。
【００６２】
【発明の効果】
以上説明したように、本発明によれば別のフォトレジスト工程なしに金属オフセット領域を形成し、金属オフセット領域に不純物を低濃度にドープしてＬＤＤ領域を形成することができる。従って、本発明の方法により製作されたトランジスタはオフ状態では、漏れ電流が小さく、オン状態では電気的特性が安定化される。
【図面の簡単な説明】
【図１】 従来のＭＩＬＣ現象を用いた結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２】 図１に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３】 図２に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図４】 図３に続く非晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図５】 従来のＬＤＤ領域を有する結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図６】 図５に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図７】 図６に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図８】 図７に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図９】 図８に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１０】 本発明の第１の実施の形態による結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１１】 図１０に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１２】 図１１に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１３】 図１２に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１４】 図１３に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１５】 図１４に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１６】 本発明の第２の実施の形態による結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１７】 図１６に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１８】 図１７に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１９】 図１８に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２０】 図１９に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２１】 図２０に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２２】 本発明の第３の実施の形態による結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２３】 図２２に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２４】 図２３に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２５】 図２４に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２６】 図２５に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２７】 本発明の第４の実施の形態による結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２８】 図２７に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２９】 図２８に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３０】 図２９に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３１】 図３０に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３２】 本発明の第５の実施の形態による結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３３】 図３２に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３４】 図３３に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３５】 図３４に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３６】 図３５に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３７】 図３６に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３８】 図３７に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３９】 本発明の第６の実施の形態による結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図４０】 図３９に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図４１】 図４０に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図４２】 図４１に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図４３】 図４２に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【符号の説明】
３０…絶縁基板
３１…非晶質Ｓｉ層
３２…ゲート絶縁膜
３３…下部ゲート電極
３４…上部ゲート電極
３５…金属層
【発明の属する技術分野】
本発明は、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ；ＯＬＥＤ）などのディスプレイ装置に用いられる薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）に関し、特に、薄膜トランジスタのソース、ドレイン及びチャンネルを形成する活性層（ａｃｔｉｖｅ ｌａｙｅｒ）が結晶質シリコン（ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）で形成された薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
通常、ＬＣＤ、ＯＬＥＤなどのディスプレイ装置に用いられる薄膜トランジスタは、ガラス、石英などの透明基板にシリコンを蒸着させ、ゲート及びゲート電極を形成し、ソース及びドレインにドーパントを注入してから、アニーリング処理を行って活性化させた後、絶縁層を形成することにより構成される。
【０００３】
薄膜トランジスタのソース、ドレイン及びチャンネルを構成する活性層は、通常、ガラスなどの透明基板上に、化学気相蒸着（ＣＶＤ）法を用いてＳｉ層を蒸着させて形成される。しかし、ＣＶＤなどの方法により直接基板に蒸着されたＳｉ層は、非晶質（ａｍｏｒｐｈｏｕｓ）Ｓｉ膜として低い電子移動度（ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ）を有する。
【０００４】
薄膜トランジスタを用いるディスプレイ装置では速い動作速度が要求されている。しかしながら、小型化に伴って駆動ＩＣの集積度が大きくなり、画素領域の開口率が減少される傾向にあるので、Ｓｉ膜の電子移動度を高めて駆動回路を画素ＴＦＴと同時に形成し、個々の画素開口率を高める必要がある。このため、非晶質Ｓｉ層を熱処理し、高い電子移動度を有する多結晶構造の結晶質Ｓｉ層として結晶化する技術が提案されている。
【０００５】
薄膜トランジスタの非晶質Ｓｉ層を結晶質Ｓｉ層として結晶化するために、多様な方法が提案された。固相結晶化法（Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ：ＳＰＣ）は非晶質Ｓｉ層を基板の形成物質であるガラスの転移温度である６００℃以下の温度で、数時間〜数十時間にわたってアニールする方法である。
【０００６】
しかしながら、ＳＰＣ法は、熱処理に長時間を要するので、生産性が低く、基板の面積が大きい場合、６００℃以下の温度でも長時間の熱処理過程において基板の変形が起こることがあるという問題点があった。
【０００７】
エキシマレーザ結晶化法（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ；ＥＬＣ）は、エキシマレーザをＳｉ層に照射して非常に短い時間で局部的に高い温度を発生させ、瞬間的にＳｉ層を結晶化させる方法である。ＥＬＣ法は、レーザ光の照射を精巧に制御するのに技術的に困難であり、一度に一つの基板だけを加工することしかできないので、高炉で多数の基板を同時に加工する場合よりも生産性が低くなるという問題があった。
【０００８】
このような従来のＳｉ層結晶化方法の問題点を克服するために、ニッケル、金、アルミニウムなどの金属を非晶質シリコンと接触させたり、これらの金属をシリコンに注入させたりすることが提案されている。この場合、２００℃程度の低温でも非晶質シリコンから結晶質シリコンへの相変化が誘導される現象が利用されている。このような現象を金属誘導結晶化（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ；ＭＩＣ）という。しかしながら、ＭＩＣ現象を用いて薄膜トランジスタを製造した場合、薄膜トランジスタの活性層を構成する結晶質シリコン内に金属が残留し、特に薄膜トランジスタのチャンネル部に電流の漏れを発生させるという問題が生じる。
【０００９】
最近、金属が直接シリコンの相変化を誘導するＭＩＣの代わりに、金属とシリコンが反応して生成したシリサイドが側面へ伝播し続けながら、順次にシリコンの結晶化を誘導する金属誘導側面結晶化（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ：ＭＩＬＣ）現象を用いてＳｉ層を結晶化させる方法が提案された（Ｓ．Ｗ． Ｌｅｅ＆Ｓ．Ｋ．Ｊｏｏ，ＩＥＥＥＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ，１７（４）、ｐ．１６０，１９９６参照）。
【００１０】
このようなＭＩＬＣ現象を起こす金属としては、特にニッケルとパラジウムなどが知られている。ＭＩＬＣ現象を用いてＳｉ層を結晶化させる場合には、金属を含むシリサイド界面が、Ｓｉ層の相変化が伝播されるに従って側面に移動する。このようにしてＭＩＬＣ現象を用いて結晶化されたＳｉ層には、結晶化を誘導するために使用された金属成分がほとんど残留しない。従ってトランジスタ活性化層の電流の漏れ及びその他の動作特性に影響を及ぼさないという利点がある。また、ＭＩＬＣ現象を用いる場合に３００℃〜５００℃の比較的低温でシリコンの結晶化を誘導することができる。このため、高炉を用いて基板が損傷することなく、複数枚の基板を同時に結晶化させることができるという利点がある。
【００１１】
図１〜図４は、ＭＩＣ及びＭＩＬＣ現象を用いてＴＦＴを構成するＳｉ層を結晶化させる、従来技術の工程を示す断面図である。図１に示すように、非晶質Ｓｉ層１１がバッファ層（図示せず）が形成されている絶縁基板１０上に形成され、フォトリソグラフィにより非晶質シリコンをパターニングして活性層１１が形成される。
【００１２】
ゲート絶縁層１２及びゲート電極１３が常法によって活性層１１上に形成される。図２に示すように、ゲート電極１３をマスクとして用いて基板の全体を不純物でドープし、活性層にソース領域１１Ｓ、チャンネル領域１１Ｃ及びドレイン領域１１Ｄを形成する。
【００１３】
図３に示すように、ゲート電極１３とゲート電極１３周辺のソース領域１１Ｓ及びドレイン領域１１Ｄが覆われるようにフォトレジスト１４を形成し、基板１０及びフォトレジスト１４の表面の全体に金属層１５を蒸着により形成する。
【００１４】
図４に示すように、フォトレジスト１４を除去し、基板全体を３００℃〜５００℃の温度でアニールし、残された金属層１５の直下のソース及びドレイン領域１１Ｓ，１１Ｄの一部１６はＭＩＣ現象により結晶化される。また、金属層１５が覆われていない（ｍｅｔａｌ−ｏｆｆｓｅｔ）ソース及びドレイン領域１１Ｓ，１１Ｄの残りの部分とゲート電極１３の下方のチャンネル領域１１Ｃを含む部分１７は、残された金属層１５から誘導されるＭＩＬＣ現象により結晶化が誘導される。
【００１５】
図１〜図４に示される技術において、フォトレジスト１４をゲート電極１３の両側のソース及びドレイン領域１１Ｓ，１１Ｄまで覆うのは、チャンネル領域１１Ｃとソース、ゲート領域１１Ｓ，１１Ｄの境界面まで金属層が形成された場合に、これらの境界面とチャンネル領域１１Ｃ内にＭＩＣ現象により流入された金属成分が残され、チャンネル領域１１Ｃにおける電流の漏れと動作特性を低下させるという問題を回避するためである。
【００１６】
チャンネル領域１１Ｃを除いたソース及びドレイン領域１１Ｓ，１１Ｄは、残留金属成分により動作に大きな支障を受けない。従って、チャンネル領域１１Ｃから約０．０１〜５μm以上離れたソース及びドレイン領域の一部１６は、ＭＩＣ現象により結晶化させ、チャンネル領域１１Ｃ及びチャンネル領域１１Ｃの周辺領域についてのみＭＩＬＣ現象による結晶化を誘導して結晶化時間を短縮させる。しかし、図１〜図４に示す技術を用いる場合には、一般のＴＦＴ製造工程にフォトレジスト１４を形成し、そのフォトレジスト１４をパターニングして除去する工程が追加する必要があるという問題があった。
【００１７】
図５〜図９は、固相結晶化を用いて結晶質シリコン薄膜トランジスタを製造する工程を示す断面図であり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を作る工程を含んでいる。ドレイン領域にＬＤＤ領域を形成すれば、トランジスタのオフ電流（ｏｆｆ−ｃｕｒｒｅｎｔ）を減らすことができ、トランジスタの電気的特性を安定化させることができる。
【００１８】
図５に示すように、活性層領域２１をパターニングした後、固相熱処理のために高温で長時間熱処理を行う。この場合、基板２０は高温で耐えることができる石英を用いる。活性化領域２１上にＬＤＤ領域形成のためにゲート絶縁膜２２と下部ゲート電極２３と上部ゲート電極２４とを図６に示すように形成する。次に、イオンドープを二つの段階で行う。最初は、高濃度ドープを行い、ソース領域２１Ｓとドレイン領域２１Ｄとを形成する（図７）。この後、上部ゲート電極２４を除去して低濃度にイオンをドープしてＬＤＤ領域（２１ＬＤＤ）を形成する（図８）。
【００１９】
従来の方法により蓋膜と金属配線とを形成すれば、ＬＤＤ領域を有する薄膜トランジスタを形成することができる。図９に示すように、ＬＤＤ領域を設ける場合には前記のようにオフ電流（Ｏｆｆ−ｃｕｒｒｅｎｔ）を減らすことができ、トランジスタの電気的特性を安定化させることができる。従って、ＭＩＣ及びＭＩＬＣ現象を用いてＴＦＴを構成する場合にもＬＤＤ領域を形成することが好ましい。
【００２０】
【発明が解決しようとする課題】
本発明は、上記の問題点に鑑みてなされたものであって、ＭＩＣ及びＭＩＬＣ現象を用いて別のフォトレジスト層を形成して除去する工程を行うことなくＬＤＤ領域を有するＴＦＴを製造する方法を提供することを目的とする。
【００２１】
また、本発明は、オフセット接合部（Ｏｆｆｓｅｔ ｊｕｎｃｔｉｏｎ）を別途のフォトレジスト層を形成して除去する工程を行うことなく形成することができるＴＦＴ製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記の目的を達成するため、請求項１に記載の薄膜トランジスタの製造方法の発明では結晶質シリコン活性層を含み、前記シリコン活性層にＬＤＤ領域又はオフセット接合部が形成された薄膜トランジスタの製造方法において、非晶質シリコン層を基板上に形成することにより薄膜トランジスタの活性層を設け、絶縁膜と、ゲート電極となる層とを前記活性層上に形成し、フォトレジスト層を前記ゲート電極となる層上に形成し、前記ゲート電極の所望の形状と対応する形状を有するようにフォトレジスト層をパターニングし、前記パターニングされた前記フォトレジストをマスクとして用いて、前記絶縁膜及び前記ゲート電極となる層をエッチング及び過度エッチングして、ゲート絶縁膜及びゲート電極を形成し、前記過度エッチングの後、前記パターニングされた前記フォトレジストをマスクとして用いて、前記活性層に高濃度の不純物ドープを行い、前記高濃度の不純物ドープの後、前記パターニングされた前記フォトレジストをマスクとして用いて、結晶化誘導金属を前記活性層上に形成し、前記パターニングされた前記フォトレジストを除去し、前記活性層に低濃度の不純物ドープを行い、前記低濃度の不純物ドープの後、前記活性層をアニーリングして前記活性層を結晶化することを備え、前記ＬＤＤ領域又は前記オフセット接合部は前記ゲート電極に隣接した前記活性層の領域内に形成され、前記結晶化誘導金属は前記ゲート電極からオフセットしていることを要旨とする。
【００２３】
請求項２に記載の発明では、請求項１に記載の方法において前記結晶化誘導金属としてＮｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ、Ｐｔのうちの少なくとも一つの金属を用いることを要旨とする。
【００２４】
請求項３に記載の発明では、請求項１又は２に記載の方法において前記結晶化誘導金属は、スパッタリング、加熱蒸着、ソリューションコーティング又はＣＶＤ法を用いて前記活性層上に１０Å〜２００Åの厚さで形成されることを要旨とする。
【００２５】
請求項４に記載の発明では、請求項３に記載の方法において前記結晶化を高炉を利用した熱処理、ＲＴＡ、ラインスキャンＲＴＡ又はＥＬＣ法を用いて前記結晶化誘導金属により行うことを要旨とする。
【００３４】
【発明の実施の形態】
以下、本発明の好ましい第１の実施の形態を添付図面に基づいて詳しく説明する。
【００３５】
図１０〜図１５は、本発明の第一の実施の形態によるＭＩＬＣ現象を用いてＴＦＴを製造する工程を示す断面図である。
図１０に示すように、薄膜トランジスタの活性層を構成する非晶質Ｓｉ層３１が絶縁基板３０上に形成され、その非晶質Ｓｉ層３１がパターニングされる。続いて、非晶質Ｓｉ層３１上にゲート絶縁膜３２と下部ゲート電極３３、上部ゲート電極３４を順に形成される。
【００３６】
図１１に示すように、上部ゲート電極３４をマスクとして用いて不純物を非晶質Ｓｉ層３１に高濃度にドープしてソース及びドレイン領域３１Ｓ，３１Ｄが形成される。
【００３７】
図１１のドープ工程において、Ｎ−ＭＯＳ ＴＦＴを製造する場合には、イオンシャワードープ法、イオン注入法、又は、その他のイオン注入法を用いてＰＨ3、Ｐ、Ａｓなどのドーパントを１０〜２００ＫｅＶ（好ましくは、３０〜１００ＫｅＶ）のエネルギーで、１Ｅ１４〜１Ｅ２２／ｃｍ3（好ましくは、１Ｅ１５〜１Ｅ２１／ｃｍ3）のドーズでドープする。Ｐ−ＭＯＳ ＴＦＴを製造する場合には、Ｂ2Ｈ6、Ｂ、ＢＨ3などのドーパントを、２０〜７０ＫｅＶのエネルギーで１Ｅ１３−１Ｅ２２／ｃｍ3（好ましくは、１Ｅ１４〜１Ｅ２１／ｃｍ3）のドーズでドープする。
【００３８】
この後、図１２に示すように、上部ゲート電極３４をマスクとして用いて非晶質Ｓｉ層３１の結晶化を誘導するニッケルなどの金属層３５を形成する。非晶質Ｓｉ層３５の結晶化を誘導する金属として、好ましくは、ニッケル（Ｎｉ）又はパラジウム（Ｐｄ）が用いられる。これらの金属の他にもＴｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ、Ｐｔなどの金属又はこれらを含む物質を用いることができる。ニッケル又はパラジウムなどの結晶化誘導金属層３５はスパッタリング、加熱蒸発、ＰＥＣＶＤ、ソリューションコーティング又はイオン注入法により形成することができるが、一般にスパッタリングが用いられている。
【００３９】
金属層３５の厚さは、非晶質Ｓｉ層３１の結晶化を誘導するために必要な限度内において任意に選択することができ、約１〜１０，０００Å、好ましくは１０〜２００Åの厚さで形成される。この時、上部ゲート電極３４の幅を下部ゲート電極３３の幅よりも大きくすれば、後にＬＤＤ領域が形成される部分３１ＬＤＤには結晶化誘導金属層が形成されないので、チャンネル領域３１Ｃから一定の距離を置いて結晶化誘導金属がオフセット配置される効果が生じる。
【００４０】
チャンネル領域と結晶化誘導金属層とが、オフセットされずに直接に接する場合には、金属により非晶質Ｓｉ層の結晶化が誘導された後、チャンネル領域に結晶化誘導金属成分が残されてトランジスタの動作特性を劣化させるという問題が生じる。本発明では結晶化誘導金属層３１がオフセットされているので、チャンネル領域３１Ｃに結晶化誘導金属成分が残されてトランジスタの動作特性を劣化させることが防止される。結晶化誘導金属層３１のオフセット距離、即ち、後でＬＤＤ領域３１ＬＤＤが形成される領域の幅は、１，０００〜２０，０００Å、好ましくは５，０００〜２０，０００Å程度に設定されることが望ましい。本発明における、不純物を高濃度にドープする工程と結晶化誘導金属層を形成する工程とは、順序を変えて行うこともできる。
【００４１】
次に、結晶化誘導金属層３５を形成した後、図１３に示すように、上部ゲート電極３４を除去する。その後、図１４に示すように、下部ゲート電極３３をマスクとして用いて低濃度に不純物をドープしてＬＤＤ領域３１ＬＤＤを形成する。
【００４２】
低濃度ドープ工程は、Ｎ−ＭＯＳ ＴＦＴを製造する場合には、イオンシャワードープ法、イオン注入法又はその他のイオン注入法を用いてＰＨ3、Ｐ、Ａｓなどのドーパントを１Ｅ１１〜１Ｅ２０／ｃｍ3のドーズでドープする。Ｐ−ＭＯＳ ＴＦＴを製造する場合には、Ｂ2Ｈ6、Ｂ、ＢＨ3などのドーパントを１Ｅ１１〜１Ｅ２０／ｃｍ3のドーズでドープする。
【００４３】
低濃度ドープ工程によりＬＤＤ領域３１Ｃを形成した後には、図１５に示すように、熱処理を行って活性層３１を結晶化させ、絶縁膜及び接触電極（図示せず）などを形成してトランジスタを製作する。図１５に示す熱処理工程は、非晶質シリコンの金属誘導結晶化現象を起こす任意の方法を用いることができる。例えば、この工程はタングステン−ハロゲン又はクセノンアーク加熱ランプを用いて５００〜１，２００℃程度の温度で数秒〜数分以内の短い時間加熱する高速アニール（ＲＴＡ）法、又はエキシマレーザを用いて非常に短い時間加熱するＥＬＣ法などを用いることができる。また、本発明では、高炉内で４００〜６００℃の温度で０．１〜５０時間、好ましくは０．５〜２０時間加熱してシリコンを結晶化する方法を用いることができる。
【００４４】
高炉を用いて非晶質Ｓｉ層３１を結晶化する方法は、ガラス基板の変形温度よりも低い温度を用いるので、基板の変形又は損傷を防止することができる。従って、多くの基板を高炉で同時に熱処理することができるので、大量生産が可能となり生産性を高めることができるという利点がある。熱処理工程により結晶化誘導金属層３５が形成された活性層領域では、ＭＩＣ現象による結晶化が進行され、金属が形成されていない残りの部分では金属が形成された部分から伝播されるＭＩＬＣ現象により結晶化が進行される。また、本発明における、結晶化誘導金属層３５により非晶質Ｓｉ層３１を結晶化させる熱処理条件が、活性層に注入されたドーパントを活性化させるアニール条件と同じであるので、活性層の結晶化とドーパントの活性化を一度の工程で行うことができる。
【００４５】
第１の実施の形態の方法では、結晶化誘導金属層３５をチャンネル領域３１Ｃからオフセットするための別のフォトレジスト工程なしに金属オフセット領域を形成することができ、金属オフセット領域に低濃度でドープしてＬＤＤ領域３１ＬＤＤを有するトランジスタを製作することができる。本発明の方法により製作されたトランジスタは、ソース及びドレイン領域３１Ｓ，３１Ｄとチャンネル領域３１Ｃとの境界面とチャンネル領域３１Ｃ内にＭＩＣ現象により流入された金属成分が残ることがないので、漏れ電流が小さく、電気的特性が安定化している。以上、第１の実施の形態を挙げて本発明の構成を説明したが、本発明は以下に説明する第２の実施の形態の形態で具現することができる。本発明の第２の実施の形態の具体的工程の条件は、前記第１実施の形態と同一の条件で行うことができる。
【００４６】
図１６〜図２１は、本発明の第２の実施の形態によりＭＩＬＣ現象を用いてＴＦＴを製造する工程を示する断面図である。図１６に示すように、薄膜トランジスタの活性層を構成する非晶質Ｓｉ層４１が絶縁基板４０上に形成され、その非晶質Ｓｉ層４１がパターニングされる。続いて、非晶質Ｓｉ層４１上にはゲート絶縁膜４２とゲート電極４３とが形成される。
【００４７】
図１６に示すように、ゲート電極４３を形成するために使用されたフォトレジスト４４がそのままゲート電極４３上に置かれた状態となり、ゲート電極４３の形成のためのエッチングの時に過度エッチング（ｏｖｅｒ ｅｔｃｈｉｎｇ）を行って、図１６に示すように、アンダーカット（ｕｎｄｅｒ ｃｕｔ）形状のゲート電極４３が生成されるようにする。次に、ソース／ドレイン形成のために高濃度でドープする（図１７）。
【００４８】
この後、図１８に示すように、フォトレジスト４４をマスクとして用いて結晶化誘導金属層４５を形成する。ここにおいても、前記第１の実施の形態のように、高濃度ドープ工程と結晶化誘導金属形成工程は順序を変えても構わない。この時、後でＬＤＤ領域４１ＬＬＤが形成されるオフセット部分には、結晶化誘導金属層が形成されないので、金属オフセット効果を得ることができる。それから、フォトレジスト４４を除去する（図１９）。
【００４９】
フォトレジスト４４を除去した後、ゲート電極４３をマスクとして用いて低濃度で不純物をドープしてＬＤＤ領域４１ＬＤＤを形成する（図２０）。その後、図２１に示すように熱処理して活性層の結晶化を進行し、従来技術に従ってトランジスタを製作する。
【００５０】
図２２〜図２６は、本発明の第３の実施の形態によりＭＩＬＣ現象を用いてＴＦＴを製造する工程を示する断面図である。図２２に示すように、薄膜トランジスタの活性層を構成する非晶質Ｓｉ層５１が絶縁基板５０上に形成され、その非晶質Ｓｉ層５１がパターニングされる。その後、非晶質Ｓｉ層５１上にゲート絶縁膜５２とゲート電極５３とが形成される。次に、ゲート電極５３をマスクとして用いて非晶質Ｓｉ層５１に不純物が低濃度でドープされ（図２３）。
【００５１】
この後、ゲート電極５３の酸化処理（ａｎｏｄｉｚｉｎｇ）を行ってゲート表面に、図２４に示すように、酸化被膜（ａｎｏｄｉｃ ｏｘｉｄｅ）５４を形成する。続いて、結晶化誘導金属層５５を酸化被膜５４上に形成して酸化被膜５４により金属オフセット領域が生じるようにする（図２４）。
【００５２】
次に、ソース・ドレイン領域の形成のため非晶質Ｓｉ層５１に高濃度に不純物をドープする（図２５）。この場合、前記第１の実施の形態と同様に、結晶化誘導金属形成と高濃度ドープ工程とは順序を変えても良い。その後、熱処理を行って活性層（非晶質Ｓｉ層５１）の結晶化を進行し（図２６）、従来技術に従ってトランジスタを製作する。第３の実施の形態の方法によると、ゲート電極５３に酸化被膜５４が形成されることにより形成された金属オフセット領域には、高濃度ドープが行われないのでゲート電極５３の周囲にＬＤＤ領域５１ＬＤＤが生成される。
【００５３】
図２７〜図３１は、本発明の第４の実施の形態によりＭＩＬＣ現象を用いてＴＦＴを製造する工程を示す断面図である。図２７に示すように、薄膜トランジスタの活性層を構成する非晶質Ｓｉ層６１が絶縁基板６０上に形成され、その非晶質Ｓｉ層６１がパターニングされ、その非晶質Ｓｉ層６１上にゲート絶縁膜６２とゲート電極６３とが順番に形成される。図２７は、まだ、ゲート電極６３形成時のエッチングのためのフォトレジスト６４が残っている状態である。
【００５４】
続いて、フォトレジスト６４のハードベーキング（ｈａｒｄ ｂａｋｉｎｇ）温度よりも高い温度で基板を加熱してフォトレジスト６４をリフロー（ｒｅｆｌｏｗ）させ、ソース／ドレイン形成のために高濃度ドープを実行する（図２８）。この後、図２９に示すように、リフローされたフォトレジスト６４をマスクとして用いて結晶化誘導金属層６５を形成する。この時、フォトレジスト６４により覆われている部分、即ち、後でＬＤＤ領域６１ＬＤＤが形成される非晶質Ｓｉ層６１の一部には、結晶化誘導金属層が形成されないので金属オフセット効果が得られる。ここで、結晶化誘導金属層６５の形成と高濃度ドープは順序を変えて進行しても良い。
【００５５】
次に、フォトレジスト６４を除去し、低濃度で不純物をドープしてＬＤＤ領域６１ＬＤＤを形成する（図３０）。また、熱処理を行って活性層の結晶化を進行し（図３１）、従来技術に従ってトランジスタを製作する。
【００５６】
図３２〜図３８は、本発明の第５の実施の形態によるＭＩＬＣ現象を用いてＴＦＴを製造する工程を示する断面図である。図３２に示すように、薄膜トランジスタの活性層を構成する非晶質Ｓｉ層７１が、絶縁基板７０上に形成され、その非晶質Ｓｉ層７１がパターニングされる。続いて、非晶質Ｓｉ層７１上にゲート絶縁膜７２とゲート電極７３とが順番に形成される。
【００５７】
図３３は、基板全体に絶縁膜７４を形成した状態を示す断面図である。この状態で非等方性エッチングを行うと、図３４に示すように、ゲート絶縁膜７２とゲート電極７３の側面に、いわゆる“側壁（ｓｉｄｅ ｗａｌｌ）”部分７５が残る。この側壁部分７５を用いても前記各実施の形態と同様の効果を得ることができる。即ち、この状態で低エネルギー、高濃度で不純物をドープし（図３５）、高エネルギー、低濃度で不純物をドープすると（図３６）、側壁部分７５の下方の活性層（非晶質Ｓｉ層）７１の一部にＬＤＤ領域を形成することができる。
【００５８】
この後、図３７に示すように結晶化誘導金属層７６を形成し、熱処理を行って活性層７１の結晶化を進行し（図３８）、従来技術を用いてトランジスタを製作する。第４の実施の形態においても結晶化誘導金属層７６を不純物をドープする前に形成することができる。
【００５９】
図３９〜図４３は、本発明の第６の実施の形態によるＭＩＬＣ現象を用いてＴＦＴを製造する工程を示する断面図である。図３９に示すように、薄膜トランジスタの活性層を構成する非晶質Ｓｉ層８１が絶縁基板８０上に形成され、その非晶質Ｓｉ層８１がパターニングされる。続いて、非晶質Ｓｉ層８１上にゲート絶縁膜８２とゲート電極８３とが順番に形成される。この例では、ゲート電極８３とゲート絶縁膜８２とをエッチングする時、ゲート電極８３だけを過剰なエッチング（ｏｖｅｒ ｅｔｃｈｉｎｇ）を行ってアンダーカット形状を有するようにゲート電極８３を形成する。このエッチングにより、図３９に示すように、ゲート絶縁膜８２の幅をゲート電極８３の幅よりも広く形成することができる。このようなゲート絶縁膜８２とゲート電極８３とを用いても前記の各実施の形態と同様の効果を得ることができる。即ち、この状態で図４０に示すように低エネルギー、高濃度で不純物をドープし、図４１に示すように高エネルギー、低濃度で不純物をドープすると、ゲート絶縁膜８２により覆われた活性層領域では、低濃度のドープだけが行われてＬＤＤ領域が形成される。
【００６０】
この後、図４２に示すように、ニッケルなどの結晶化誘導金属層８４を形成し、図４３に示すように、熱処理を行って活性層８１の結晶化を進行し、従来技術に従ってトランジスタを製作する。この場合にも、結晶化誘導金属層８４の形成を不純物のドープする前に実行してもよい。
【００６１】
前記の全ての実施の形態において、低濃度のドープ工程が省略できるが、このような方法は、薄膜トランジスタにＬＤＤ領域を形成するためには用いることはできないが、オフセット接合部（ｏｆｆｓｅｔ ｊｕｎｃｔｉｏｎ）だけを形成するために用いることができる。
【００６２】
【発明の効果】
以上説明したように、本発明によれば別のフォトレジスト工程なしに金属オフセット領域を形成し、金属オフセット領域に不純物を低濃度にドープしてＬＤＤ領域を形成することができる。従って、本発明の方法により製作されたトランジスタはオフ状態では、漏れ電流が小さく、オン状態では電気的特性が安定化される。
【図面の簡単な説明】
【図１】 従来のＭＩＬＣ現象を用いた結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２】 図１に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３】 図２に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図４】 図３に続く非晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図５】 従来のＬＤＤ領域を有する結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図６】 図５に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図７】 図６に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図８】 図７に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図９】 図８に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１０】 本発明の第１の実施の形態による結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１１】 図１０に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１２】 図１１に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１３】 図１２に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１４】 図１３に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１５】 図１４に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１６】 本発明の第２の実施の形態による結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１７】 図１６に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１８】 図１７に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図１９】 図１８に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２０】 図１９に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２１】 図２０に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２２】 本発明の第３の実施の形態による結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２３】 図２２に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２４】 図２３に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２５】 図２４に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２６】 図２５に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２７】 本発明の第４の実施の形態による結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２８】 図２７に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図２９】 図２８に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３０】 図２９に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３１】 図３０に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３２】 本発明の第５の実施の形態による結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３３】 図３２に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３４】 図３３に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３５】 図３４に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３６】 図３５に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３７】 図３６に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３８】 図３７に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図３９】 本発明の第６の実施の形態による結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図４０】 図３９に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図４１】 図４０に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図４２】 図４１に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【図４３】 図４２に続く結晶質シリコン薄膜トランジスタの製造工程を示す断面図である。
【符号の説明】
３０…絶縁基板
３１…非晶質Ｓｉ層
３２…ゲート絶縁膜
３３…下部ゲート電極
３４…上部ゲート電極
３５…金属層
Claims (4)
- 結晶質シリコン活性層を含み、前記シリコン活性層にＬＤＤ領域又はオフセット接合部が形成された薄膜トランジスタの製造方法において、
非晶質シリコン層を基板上に形成することにより薄膜トランジスタの活性層を設け、
絶縁膜と、ゲート電極となる層とを前記活性層上に形成し、
フォトレジスト層を前記ゲート電極となる層上に形成し、前記ゲート電極の所望の形状と対応する形状を有するようにフォトレジスト層をパターニングし、
前記パターニングされた前記フォトレジストをマスクとして用いて、前記絶縁膜及び前記ゲート電極となる層をエッチング及び過度エッチングして、ゲート絶縁膜及びゲート電極を形成し、
前記過度エッチングの後、前記パターニングされた前記フォトレジストをマスクとして用いて、前記活性層に高濃度の不純物ドープを行い、
前記高濃度の不純物ドープの後、前記パターニングされた前記フォトレジストをマスクとして用いて、結晶化誘導金属を前記活性層上に形成し、
前記パターニングされた前記フォトレジストを除去し、前記活性層に低濃度の不純物ドープを行い、
前記低濃度の不純物ドープの後、前記活性層をアニーリングして前記活性層を結晶化することを備え、
前記ＬＤＤ領域又は前記オフセット接合部は前記ゲート電極に隣接した前記活性層の領域内に形成され、前記結晶化誘導金属は前記ゲート電極からオフセットしていることを特徴とする薄膜トランジスタの製造方法。 - 前記結晶化誘導金属としてＮｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ、Ｐｔのうちの少なくとも一つの金属を用いることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
- 前記結晶化誘導金属は、スパッタリング、加熱蒸着、ソリューションコーティング又はＣＶＤ法を用いて前記活性層上に１０Å〜２００Åの厚さで形成されることを特徴とする請求項１又は２に記載の薄膜トランジスタの製造方法。
- 前記結晶化を高炉を利用した熱処理、ＲＴＡ、ラインスキャンＲＴＡ又はＥＬＣ法により行うことを特徴とする請求項３に記載の薄膜トランジスタの製造方法。
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| WO2004073066A1 (ja) | 2003-02-14 | 2004-08-26 | Nec Corporation | 線路素子および線路素子を適用した半導体回路 |
| KR100956339B1 (ko) | 2003-02-25 | 2010-05-06 | 삼성전자주식회사 | 규소 결정화 시스템 및 규소 결정화 방법 |
| KR100530041B1 (ko) * | 2003-03-28 | 2005-11-22 | 주승기 | 니켈 합금층을 이용한 다결정 실리콘 박막 형성방법 및이를 이용한 박막 트랜지스터의 제조방법 |
| TWI226660B (en) * | 2003-04-01 | 2005-01-11 | Univ Nat Taiwan | Method of fabricating polysilicon film by Nickel/Copper induced lateral crystallization |
| CN100358156C (zh) * | 2003-05-06 | 2007-12-26 | Pt普拉斯有限公司 | 用于lcd板和oeld板的存储电容器结构 |
| KR100928490B1 (ko) * | 2003-06-28 | 2009-11-26 | 엘지디스플레이 주식회사 | 액정표시패널 및 그 제조 방법 |
| DE10330062A1 (de) * | 2003-07-03 | 2005-01-27 | Siemens Ag | Verfahren und Vorrichtung zur Strukturierung von organischen Schichten |
| DE10330064B3 (de) * | 2003-07-03 | 2004-12-09 | Siemens Ag | Logikgatter mit potentialfreier Gate-Elektrode für organische integrierte Schaltungen |
| US7354808B2 (en) * | 2003-08-15 | 2008-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Resist composition and method for manufacturing semiconductor device using the same |
| DE10338277A1 (de) * | 2003-08-20 | 2005-03-17 | Siemens Ag | Organischer Kondensator mit spannungsgesteuerter Kapazität |
| DE10339036A1 (de) | 2003-08-25 | 2005-03-31 | Siemens Ag | Organisches elektronisches Bauteil mit hochaufgelöster Strukturierung und Herstellungsverfahren dazu |
| DE10340644B4 (de) * | 2003-09-03 | 2010-10-07 | Polyic Gmbh & Co. Kg | Mechanische Steuerelemente für organische Polymerelektronik |
| DE10340643B4 (de) * | 2003-09-03 | 2009-04-16 | Polyic Gmbh & Co. Kg | Druckverfahren zur Herstellung einer Doppelschicht für Polymerelektronik-Schaltungen, sowie dadurch hergestelltes elektronisches Bauelement mit Doppelschicht |
| KR100611224B1 (ko) | 2003-11-22 | 2006-08-09 | 삼성에스디아이 주식회사 | 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법 |
| KR100588779B1 (ko) * | 2003-12-30 | 2006-06-12 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| DE102004002024A1 (de) * | 2004-01-14 | 2005-08-11 | Siemens Ag | Organischer Transistor mit selbstjustierender Gate-Elektrode und Verfahren zu dessen Herstellung |
| US20050236616A1 (en) * | 2004-04-26 | 2005-10-27 | Horng-Huei Tseng | Reliable semiconductor structure and method for fabricating |
| KR100712112B1 (ko) * | 2004-06-30 | 2007-04-27 | 삼성에스디아이 주식회사 | 반도체 소자 및 그 제조 방법 |
| DE102004040831A1 (de) * | 2004-08-23 | 2006-03-09 | Polyic Gmbh & Co. Kg | Funketikettfähige Umverpackung |
| DE102004059464A1 (de) * | 2004-12-10 | 2006-06-29 | Polyic Gmbh & Co. Kg | Elektronikbauteil mit Modulator |
| DE102004059467A1 (de) * | 2004-12-10 | 2006-07-20 | Polyic Gmbh & Co. Kg | Gatter aus organischen Feldeffekttransistoren |
| DE102004059465A1 (de) * | 2004-12-10 | 2006-06-14 | Polyic Gmbh & Co. Kg | Erkennungssystem |
| DE102004063435A1 (de) | 2004-12-23 | 2006-07-27 | Polyic Gmbh & Co. Kg | Organischer Gleichrichter |
| US7309895B2 (en) | 2005-01-25 | 2007-12-18 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| DE102005009819A1 (de) | 2005-03-01 | 2006-09-07 | Polyic Gmbh & Co. Kg | Elektronikbaugruppe |
| DE102005009820A1 (de) * | 2005-03-01 | 2006-09-07 | Polyic Gmbh & Co. Kg | Elektronikbaugruppe mit organischen Logik-Schaltelementen |
| DE102005017655B4 (de) * | 2005-04-15 | 2008-12-11 | Polyic Gmbh & Co. Kg | Mehrschichtiger Verbundkörper mit elektronischer Funktion |
| DE102005031448A1 (de) | 2005-07-04 | 2007-01-11 | Polyic Gmbh & Co. Kg | Aktivierbare optische Schicht |
| DE102005035590A1 (de) * | 2005-07-29 | 2007-02-01 | Polyic Gmbh & Co. Kg | Elektronisches Bauelement |
| DE102005035589A1 (de) | 2005-07-29 | 2007-02-01 | Polyic Gmbh & Co. Kg | Verfahren zur Herstellung eines elektronischen Bauelements |
| DE102005042166A1 (de) * | 2005-09-06 | 2007-03-15 | Polyic Gmbh & Co.Kg | Organisches Bauelement und ein solches umfassende elektrische Schaltung |
| DE102005044306A1 (de) * | 2005-09-16 | 2007-03-22 | Polyic Gmbh & Co. Kg | Elektronische Schaltung und Verfahren zur Herstellung einer solchen |
| ZA200807571B (en) * | 2006-03-01 | 2009-08-26 | Ethypharm Sa | Crush-resistant tablets intended to prevent accidental misuse and unlawful diversion |
| KR100770266B1 (ko) * | 2006-11-10 | 2007-10-25 | 삼성에스디아이 주식회사 | 유기전계발광표시장치 및 그 제조방법 |
| KR101084261B1 (ko) | 2010-03-17 | 2011-11-16 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법들 |
| CN102751200B (zh) | 2012-06-29 | 2015-06-10 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板及其制造方法 |
| KR102086626B1 (ko) * | 2012-11-23 | 2020-03-11 | 한국전자통신연구원 | 자기 정렬 박막 트랜지스터 및 그 제조 방법 |
| CN103413783B (zh) | 2013-07-31 | 2016-02-24 | 北京京东方光电科技有限公司 | 阵列基板及其制作方法、显示装置 |
| KR102235421B1 (ko) * | 2013-12-06 | 2021-04-01 | 엘지디스플레이 주식회사 | 어레이 기판 및 그 제조방법 |
| CN103794566A (zh) | 2014-01-17 | 2014-05-14 | 深圳市华星光电技术有限公司 | 一种显示面板制作方法 |
| CN104681628A (zh) * | 2015-03-17 | 2015-06-03 | 京东方科技集团股份有限公司 | 多晶硅薄膜晶体管和阵列基板及制造方法与一种显示装置 |
| JP6434872B2 (ja) * | 2015-07-31 | 2018-12-05 | 東芝メモリ株式会社 | 半導体装置 |
| JP6851166B2 (ja) * | 2015-10-12 | 2021-03-31 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| CN106129086B (zh) * | 2016-07-21 | 2019-04-30 | 深圳市华星光电技术有限公司 | Tft基板及其制作方法 |
| CN118763123A (zh) | 2019-09-24 | 2024-10-11 | 乐金显示有限公司 | 薄膜晶体管及其基板及包括该薄膜晶体管的显示设备 |
| CN115938923A (zh) * | 2021-08-16 | 2023-04-07 | 长鑫存储技术有限公司 | 一种半导体器件的制备方法及半导体器件 |
| US12439677B2 (en) | 2021-08-16 | 2025-10-07 | Changxin Memory Technologies, Inc. | Method for manufacturing semiconductor device, and semiconductor device |
| KR102921360B1 (ko) * | 2021-10-27 | 2026-02-02 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2948965B2 (ja) * | 1991-12-02 | 1999-09-13 | 松下電器産業株式会社 | 薄膜トランジスタの製造方法 |
| JPH05175230A (ja) * | 1991-12-20 | 1993-07-13 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| TW226478B (en) * | 1992-12-04 | 1994-07-11 | Semiconductor Energy Res Co Ltd | Semiconductor device and method for manufacturing the same |
| TW241377B (ja) | 1993-03-12 | 1995-02-21 | Semiconductor Energy Res Co Ltd | |
| JP3190482B2 (ja) * | 1993-05-21 | 2001-07-23 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| US5488000A (en) | 1993-06-22 | 1996-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer |
| US5581092A (en) * | 1993-09-07 | 1996-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Gate insulated semiconductor device |
| JP2759415B2 (ja) * | 1993-11-05 | 1998-05-28 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW272319B (ja) | 1993-12-20 | 1996-03-11 | Sharp Kk | |
| JPH07321329A (ja) * | 1994-05-27 | 1995-12-08 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法および液晶表示装置 |
| US6300659B1 (en) * | 1994-09-30 | 2001-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and fabrication method for same |
| JP3476320B2 (ja) * | 1996-02-23 | 2003-12-10 | 株式会社半導体エネルギー研究所 | 半導体薄膜およびその作製方法ならびに半導体装置およびその作製方法 |
| JPH10150201A (ja) * | 1996-11-19 | 1998-06-02 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPH10173200A (ja) * | 1996-12-12 | 1998-06-26 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JPH118394A (ja) * | 1997-06-18 | 1999-01-12 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6066547A (en) | 1997-06-20 | 2000-05-23 | Sharp Laboratories Of America, Inc. | Thin-film transistor polycrystalline film formation by nickel induced, rapid thermal annealing method |
| KR100276378B1 (ko) | 1997-11-12 | 2001-01-15 | 주승기 | 박막트랜지스터 및 그 제조방법 |
| KR100340124B1 (ko) | 1998-02-10 | 2003-01-29 | 주승기 | 박막트랜지스터 제조방법 |
| US6278130B1 (en) * | 1998-05-08 | 2001-08-21 | Seung-Ki Joo | Liquid crystal display and fabricating method thereof |
-
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