JP3875252B2 - 水平同期安定化装置 - Google Patents

Description

本発明は、映像信号処理に必要な水平同期信号に位相同期する電圧制御発振器の同期安定化を実現する水平同期安定化装置に関する。

映像信号処理回路に必要な水平同期安定化装置において、装置に入力される水平同期信号と装置内部の発振器の出力信号との位相同期能力は、映像機器に映し出される映像の品位に重要に関係している。そのため、映像信号処理回路に必要な水平同期安定化装置は、広い周波数において位相同期する能力を求められるが、従前の水平同期安定化装置には、発振器の周波数又は発振器の周波数を分周した分周信号と水平同期信号とが異なった周波数であっても、発振器の周波数又は発振器の周波数を分周した分周信号が水平同期信号に位相同期してしまうという問題があった。

そこで水平同期安定化装置内部の発振器の周波数を分周した分周信号が異なった周波数で水平同期信号に同期してしまうことを防ぐために、垂直ブランキング期間に、発振器の周波数自体を基準となる周波数と比較する従来の水平同期安定化装置が考え出された。その従来の水平同期安定化装置が、特開平１１−７５０８３号公報に開示されている。

従来の水平同期安定化装置は、電圧制御発振器（ＶＣＯ）と、電圧制御発振器の出力端に接続された位相比較器と、位相比較器の出力端と電圧制御発振器の入力端との間に接続されたローパスフィルタを有する。位相比較器は、垂直ブランキング期間以外の期間に、電圧制御発振器（ＶＣＯ）の発振周波数をＮ分の１分周した分周信号の周波数の位相と、外部から入力される水平同期信号の位相とを比較する。ローパスフィルタは位相比較器の出力する位相誤差信号を平滑して、電圧制御発振器の制御電圧となる出力信号を出力する。電圧制御発振器は、前記制御電圧に基づいた発振周波数の電圧を出力する。

従来の水平同期安定化装置は更に、基準発振源（ＶＸＯ）と、基準発振源とローパスフィルタとに接続された周波数比較部を有する。周波数比較部は、垂直ブランキング期間に、電圧制御発振器（ＶＣＯ）の周波数自体を基準発振源（ＶＸＯ）の周波数と比較する。周波数比較部の出力する周波数検出信号は、周波数比較部に接続されたローパスフィルタに供給され、ローパスフィルタは周波数検出信号を平滑して電圧制御発振器の制御電圧となる出力信号を出力する。電圧制御発振器は、前記制御電圧に基づいた発振周波数の電圧を出力する。

このように、従来の水平同期安定化装置は、フェーズ・ロックド・ループを構成して、電圧制御発振器（ＶＣＯ）の分周信号の周波数を水平同期信号の周波数とほぼ同一の周波数に調整し、電圧制御発振器（ＶＣＯ）の発振周波数が水平同期信号に位相同期するように動作している。
特開平１１−７５０８３号公報

従来の水平同期安定化装置は、映像信号処理回路と共に集積化されていた。ビデオ信号が入力される液晶ＴＶなどの分野における映像信号処理回路は、クロマ信号（色信号）の復調に使用するサブキャリア（色信号を伝送するための副搬送波）の発振器を必ず備えており、このサブキャリアの発振器を水平同期安定化装置の基準発振源として使用可能であった。上記のように、従来の水平同期安定化装置は、電圧制御発振器（ＶＣＯ）の周波数を基準となる周波数と比較するために基準発振源が必要であったが、専用の基準発振源を備える必要はなく、コストの増大を抑えていた。

近年、通常のＴＶ信号規格であるＮＴＳＣ方式やＰＡＬ方式以外の水平同期信号との位相同期の比重が、電子スチルカメラ（ＤＳＣ）やデジタルビデオカメラ（ＤＶＣ）の分野において高まってきている。また、電子スチルカメラ（ＤＳＣ）やデジタルビデオカメラ（ＤＶＣ）の分野では、クロマ信号ではなくアナログＲＧＢ信号が用いられるように変わってきている。アナログＲＧＢ信号を復調する場合、サブキャリアの発振器を必要としないため、前記発振器を水平同期安定化装置の基準発振源のためだけに設けることは、コストの面で不利になる。

電子スチルカメラ（ＤＳＣ）やデジタルビデオカメラ（ＤＶＣ）の分野において、水平同期安定化装置とセットで使用されるマイコンのクロック回路を基準発振源として使用することも考えられるが、クロックラインを引き回す場合は輻射等に配慮しなければならないので、パターン設計上の大きな制約となる。

本発明は、基準発振源を用いなくても、電圧制御発振器の出力信号を分周した分周信号の周波数を水平同期信号の周波数とほぼ同一の周波数に調整することができる水平同期安定化装置を提供することを目的とする。

上記課題を解決するため、本発明の装置は下記の構成を有する。
請求項１に記載の発明の水平同期安定化装置は、制御電圧に応じた発振周波数で発振する電圧制御発振器、水平同期信号と前記電圧制御発振器の出力信号から導出される信号との位相比較を行って、位相誤差信号を出力する位相比較器、垂直同期信号を規準として前記電圧制御発振器の発振周波数が予め定めた所定周波数の範囲内に入っているかどうかを検出し、周波数検出信号を出力する周波数比較部、及び前記位相誤差信号および前記周波数検出信号を平滑して、前記制御電圧として前記電圧制御発振器にフィードバックするローパスフィルタ、を備え、垂直ブランキング期間以外の期間中は前記位相誤差信号を選択的に前記ローパスフィルタへ供給し、前記垂直ブランキング期間中は前記周波数検出信号を選択的に前記ローパスフィルタへ供給するようにしたことを特徴とする。

この発明によれば、基準発振源を有しなくても周波数比較部を動作させることが可能であり、電圧制御発振器の出力信号の周波数をある一定の変動幅に収束させることができる。
例えば、前記所定周波数の範囲を水平同期信号の周波数のＮ倍の周辺にしておくことにより、電圧制御発振器の出力信号から導出される信号（実施の形態において、電圧制御発振器１００の出力信号のＮ分の１の分周信号ＤＥＶ）の周波数を水平同期信号ＨＤの周波数とほぼ同一の周波数に調整することができる。この発明によれば、電圧制御発振器の出力信号から導出される信号が水平同期信号と異なった周波数でも位相同期してしまうという問題を防ぐことができる。この発明によれば、電圧制御発振器の発振周波数が大きく変動することのないフェーズ・ロックド・ループが得られる。

請求項２に記載の発明は、請求項１に記載の水平同期安定化装置において、前記周波数比較部が、前記垂直同期信号のパルス幅を算出し、垂直同期パルス幅信号を出力する垂直同期パルス幅算出部、前記垂直同期信号を遅延させて、遅延信号を出力する遅延回路、前記電圧制御発振器の出力信号をクロックとして計数し、前記遅延信号によりリセットされる一方のカウンタ（第２のカウンタ）、前記一方のカウンタの計数値が一方の所定値（第２の所定値）となったときに一方のデコード信号（第２のデコード信号）を発生する一方のデコーダ（第２のデコーダ）、前記一方のカウンタの計数値が一方の所定値より大きい他方の所定値（第３の所定値）になったときに他方のデコード信号（第３のデコード信号）を発生する他方のデコーダ（第３のデコーダ）、及び垂直ブランキング期間のみ動作し、前記一方のカウンタがリセットされてから前記垂直同期パルス幅信号が発生するまでの期間内に前記一方のデコード信号および前記他方のデコード信号が発生したか否かの有無をそれぞれ検出し、その有無に基づいて前記周波数検出信号を出力する検出部、を有する。

この発明は、位相比較器の入力信号として使用されていない垂直同期信号ＶＤのパルス幅を検出することで周波数比較部を動作させるようにしたものであり、電圧制御発振器の出力信号の周波数をある一定の変動幅に収束させることができる。この発明によれば、電圧制御発振器の出力信号から導出される信号の周波数（実施の形態において、分周信号ＤＥＶ）を水平同期信号ＨＤの周波数とほぼ同一の周波数に調整することができる。

請求項３に記載の発明は、請求項２に記載の水平同期安定化装置において、前記垂直同期パルス幅算出部が、前記垂直同期信号を入力し、反転させて出力するインバータ、前記インバータの出力信号と前記電圧制御発振器の出力信号を入力されるＮＡＮＤゲート、前記ＮＡＮＤゲートの出力信号を計数する更に他のカウンタ（第１のカウンタ）、及び前記更に他のカウンタの計数値をデコードして、更に他のデコード信号（第１のデコード信号）を発生する更に他のデコーダ（第１のデコーダ）、を有し、前記更に他のデコード信号を前記垂直同期パルス幅信号として出力する。

この発明は、基準発振源の代わりに垂直同期信号を用いることによって、周波数比較部を動作させることが可能であり、電圧制御発振器の出力信号の周波数をある一定の変動幅に収束させることができる。この発明によれば、電圧制御発振器の出力信号から導出される信号の周波数を水平同期信号ＨＤの周波数とほぼ同一の周波数に調整することができる。

本発明の水平同期安定化装置によれば、基準発振源を用いなくても電圧制御発振器の出力信号から導出される信号の周波数を水平同期信号ＨＤの周波数とほぼ同一の周波数に調整することができるという有利な効果が得られる。
本発明の水平同期安定化装置によれば、電圧制御発振器の発振周波数が大きく変動することのないフェーズ・ロックド・ループが得られるいう有利な効果が得られる。

以下、本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面を参照しながら説明する。

《実施の形態》
図１は、本発明の実施の形態における水平同期安定化装置の構成を示すブロック図である。図１において、垂直同期信号入力端子１には、垂直同期信号ＶＤが入力される。垂直同期信号ＶＤは、垂直ブランキング生成器４００と周波数比較部７００に供給される。垂直ブランキング生成器４００は、垂直同期信号ＶＤに基づいて、垂直ブランキング期間であることを示す垂直ブランキング期間信号ＶＢＬＫを生成し出力する。

水平同期信号入力端子２には、水平同期信号ＨＤが入力される。水平同期信号ＨＤは、位相比較器３００に供給される。位相比較器３００には、水平同期信号ＨＤの他に、Ｎ分の１分周器２００が出力する分周信号ＤＥＶが入力される。位相比較器３００は、水平同期信号ＨＤと分周信号ＤＥＶとを比較することにより、２つの位相誤差信号ａ１，ｂ１を出力する。水平同期信号ＨＤがロー（Ｌｏｗ、Ｌ）期間に分周信号ＤＥＶがハイ（Ｈｉｇｈ、Ｈ）であれば、位相比較器３００は位相誤差信号ａ１をＨで出力し、水平同期信号ＨＤのロー期間に分周信号ＤＥＶがローであれば、位相比較器３００は位相誤差信号ｂ１をＬで出力する。

スイッチ１０とスイッチ２０は、位相比較器３００の位相誤差信号ａ１と位相誤差信号ｂ２の出力端に接続されている。スイッチ１０とスイッチ２０は、垂直ブランキング生成器４００の出力する垂直ブランキング期間信号ＶＢＬＫに基づいて、オンオフを切り換える。スイッチ１０とスイッチ２０は、垂直ブランキング期間信号ＶＢＬＫがローの間（垂直ブランキング期間以外の間）はオンし、垂直ブランキング期間信号ＶＢＬＫがハイの間（垂直ブランキング期間）はオフする。オフの間、スイッチ１０及びスイッチ２０は、それぞれ信号ａ１及び信号ｂ１を遮断する。オンの間、スイッチ１０及びスイッチ２０は、それぞれ信号ａ１及び信号ｂ１を信号合成器３０又は４０へと通過させ、その通過した信号をａ２、ｂ２と記す。

入力された信号を合成する信号合成器３０及び信号合成器４０は、スイッチ１０及びスイッチ２０と、周波数比較部７００の周波数検出信号出力端子７１８及び７１７にそれぞれ接続されている。信号合成器３０及び信号合成器４０には、垂直ブランキング期間信号ＶＢＬＫがローの間、スイッチ１０及びスイッチ２０から信号ａ２、信号ｂ２が供給され、垂直ブランキング期間信号ＶＢＬＫがハイの間、周波数比較部７００から周波数検出信号ＡＰＣＯＨ、ＡＰＣＯＬが供給される。信号合成器３０及び信号合成器４０は入力された信号をそれぞれ信号ａ３、ｂ３として出力する。

ローパスフィルタ５００は、信号合成器３０及び信号合成器４０に接続されている。ローパスフィルタ（ＬＰＦ）５００には、信号合成器３０，４０からそれぞれ出力された２つの信号ａ３、ｂ３が入力される。この信号は、ローパスフィルタ５００にとっては、それぞれ充電電流又は放電電流となる。ローパスフィルタ５００は、入力した信号ａ３及び信号ｂ３を平滑して、出力信号ｃを出力する。ローパスフィルタ５００は、電圧制御発振器１００に接続されており、ローパスフィルタ５００の出力信号ｃは、電圧制御発振器１００に制御電圧としてフィードバックされる。

電圧制御発振器（ＶＣＯ）１００は、前記制御電圧に応じた周波数ｆｖｃｏの電圧を発生する。周波数ｆｖｃｏの電圧は、Ｎ分の１分周器２００と周波数比較部７００に供給される。
Ｎ分の１分周器２００は、電圧制御発振器１００の出力信号をＮ分の１分周して分周信号ＤＥＶを発生するとともに、分周信号ＤＥＶと同一周波数でパルス幅の狭いイネーブル信号ＥＮを発生する。Ｎ分の１分周器２００の出力する分周信号ＤＥＶは位相比較器３００に入力されて、水平同期信号ＨＤと位相比較される。

このように、本発明の実施の形態の水平同期安定化装置は、垂直ブランキング期間信号ＶＢＬＫがローである垂直ブランキング期間以外の間は、位相比較器３００の出力により、電圧制御発振器１００の出力信号ｆｖｃｏの周波数を、ある一定の変動幅に収束させる。

周波数比較部７００は、垂直同期信号ＶＤと電圧制御発振器１００の出力信号ｆｖｃｏとＮ分の１分周器２００の出力するイネーブル信号ＥＮと垂直ブランキング期間信号ＶＢＬＫとを入力信号として入力し、周波数検出信号ＡＰＣＯＨ及びＡＰＣＯＬを出力する。

図２は、本発明の実施の形態の水平同期安定化装置における周波数比較部７００の具体的な構成を示すブロック図である。図２を用いて、本発明の実施の形態の水平同期安定化装置における周波数比較部７００の具体的な構成及び動作を説明する。
図２において、垂直同期信号入力端子７１０には、図１の水平同期安定化装置の垂直同期信号入力端子１に入力された垂直同期信号ＶＤが入力される。垂直同期信号ＶＤは、ＶＤパルス幅算出部７２０と遅延回路７３０に供給される。

電圧制御発振器信号入力端子７１１には、電圧制御発振器１００の出力した周波数ｆｖｃｏの電圧が入力される。周波数ｆｖｃｏの電圧は、ＶＤパルス幅算出部７２０と第２のカウンタ７１２に供給される。

イネーブル信号入力端子７１５には、Ｎ分の１分周器２００の出力したイネーブル信号ＥＮが入力される。垂直ブランキング信号入力端子７１６には、垂直ブランキング生成器４００の出力した垂直ブランキング期間信号ＶＢＬＫが入力される。イネーブル信号ＥＮと垂直ブランキング期間信号ＶＢＬＫは、検出部７４０に供給される。

ＶＤパルス幅算出部７２０は、垂直同期信号入力端子７１０に接続されたインバータ７２１、一方の入力端子をインバータ７２１の出力端子に接続され、他方の入力端子を電圧制御発振器信号入力端子７１１に接続されたＮＡＮＤゲート（否定論理積演算回路）７２２、ＮＡＮＤゲート７２２の出力端子に接続された第１のカウンタ７２３、第１のカウンタ７２３に接続された第１のデコーダ７２４を有する。

インバータ７２１は、入力した垂直同期信号ＶＤの極性を反転して出力する。
ＮＡＮＤゲート７２２の一方の入力端子には、インバータ７２１により極性が反転された垂直同期信号ＶＤが入力され、もう一方の入力端子には電圧制御発振器１００の出力信号ｆｖｃｏが常に入力される。ＮＡＮＤゲート７２２は、ＮＡＮＤゲート７２２に入力された垂直同期信号ＶＤがハイの間（即ち、インバータ７２１により極性が反転される前の垂直同期信号ＶＤがローの間）、電圧制御発振器１００の出力信号ｆｖｃｏの極性を反転させて出力する。ＮＡＮＤゲート７２２は、ＮＡＮＤゲート７２２に入力された垂直同期信号ＶＤがローの間（即ち、インバータ７２１により極性が反転される前の垂直同期信号ＶＤがハイの間）、電圧制御発振器１００の出力信号ｆｖｃｏに関わらず、ハイを出力する。

第１のカウンタ７２３は、ＮＡＮＤゲート７２２の出力信号をクロックＣＫとして入力し、計数する。第１のデコーダ７２４は、垂直同期信号の立ち上がりエッジのタイミングで、第１のカウンタ７２３が計数した数値である第１のカウンタ値ｃｎｔ１をデコードし、第１のデコード信号（垂直同期パルス幅信号）ｄｅｃ１（第１のデコード信号ｄｅｃ１のデコード値＝第１のカウント値ｃｎｔ１）を出力する。第１のデコード信号ｄｅｃ１は、第１のカウンタ７２３のリセット入力端子Ｒと検出部７４０に供給される。第１のカウンタ７２３は、第１のデコード信号ｄｅｃ１がリセット入力端子Ｒに入力されると、計数した数値をリセットする。

このようにして、ＶＤパルス幅算出部７２０は、垂直同期信号ＶＤのパルス幅を、電圧制御発振器１００の出力信号ｆｖｃｏにより算出し、第１のデコード信号ｄｅｃ１を発生させ、自身のリセット入力端子Ｒへ供給する。

遅延回路７３０は、垂直同期信号ＶＤを入力し、垂直同期信号ＶＤを所定時間遅延させた信号である遅延信号ＶＤ’を出力する。遅延信号ＶＤ’は、第２のカウンタ７１２のリセット入力端子Ｒと検出部７４０とに供給される。

第２のカウンタ７１２は、電圧制御発振器信号入力端子７１１から供給された電圧制御発振器１００の出力信号ｆｖｃｏをクロックＣＫとして入力し、計数して、第２のカウンタ値ｃｎｔ２を出力する。第２のカウンタ７１２は、遅延信号ＶＤ’をリセット入力端子Ｒに入力されることにより、第２のカウント値ｃｎｔ２をリセットする。

第２のデコーダ７１３と第３のデコーダ７１４は、第２のカウンタ７１２に接続されて、第２のカウンタ値ｃｎｔ２を入力する。第２のデコーダ７１３は、第２のカウント値ｃｎｔ２が第２の所定値となった時に、第２のデコード信号ｄｅｃ２を発生する。第３のデコーダ７１４は、第２のカウンタ７１２のカウント値が第３の所定値となった時に第３のデコード信号ｄｅｃ３を発生する。

第２の所定値と第３の所定値は、分周信号ＤＥＶと水平同期信号ＨＤの周波数が等しくなるように（電圧制御発振器１００の周波数ｆｖｃｏが所定の値（例えば、水平同期信号の周波数のＮ倍の周辺）になるように）、且つ ［第２の所定値］＜［第３の所定値］ の関係が成立するように予め設定される。また、第２のデコード信号ｄｅｃ２のデコード値と第３のデコード信号ｄｅｃ３のデコード値は、分周信号ＤＥＶと水平同期信号ＨＤの周波数がほぼ等しい場合に、各デコード信号のデコード値が、 ｄｅｃ２ ＜ ｄｅｃ１ ＜ ｄｅｃ３ の関係を成立するような値に設定される。

検出部７４０は、第１のデコード信号ｄｅｃ１と第２のデコード信号ｄｅｃ２と第３のデコード信号ｄｅｃ３と遅延信号ＶＤ’とイネーブル信号ＥＮと垂直ブランキング信号ＶＢＬＫを入力する。検出部７４０は、垂直ブランキング信号ＶＢＬＫが垂直ブランキング期間であることを示しているハイの間のみ動作する。

検出部７４０は、遅延信号ＶＤ’を入力してから（つまり、第２のカウンタ７１２がリセットされてから）第１のデコード信号ｄｅｃ１が入力されるまでの間に、第２のデコード信号ｄｅｃ２と第３のデコード信号ｄｅｃ３が入力されているか否かの有無を検出する。

第１のデコード信号ｄｅｃ１が入力された時点で、第２のデコード信号ｄｅｃ２と第３のデコード信号ｄｅｃ３が共に入力されている場合は、検出部７４０は周波数検出信号ＡＰＣＯＬを出力する。

第１のデコード信号ｄｅｃ１が入力された時点で、第２のデコード信号ｄｅｃ２は既に入力されているが、第３のデコード信号ｄｅｃ３がまだ入力されていない場合は、検出部７４０は周波数検出信号ＡＰＣＯＬ、ＡＰＣＯＨのいずれも出力しない。

第１のデコード信号ｄｅｃ１が入力された時点で、第２のデコード信号ｄｅｃ２と第３のデコード信号ｄｅｃ３がともにまだ入力されていない場合は、検出部７４０は周波数検出信号ＡＰＣＯＨを出力する。
検出部７４０は、イネーブル信号ＥＮがハイの間に、上記周波数検出信号ＡＰＣＯＨ又は周波数検出信号ＡＰＣＯＬを出力する。検出部７４０の詳細な動作については、図４を用いて後述する。

周波数検出信号出力端子７１７および７１８は、検出部７４０の出力した周波数検出信号ＡＰＣＯＬ,ＡＰＣＯＨをそれぞれ出力する。周波数検出信号出力端子７１７および７１８から出力された周波数検出信号ＡＰＣＯＬ,ＡＰＣＯＨは、図１の信号合成器４０及び信号合成器３０に入力される。

図３のタイムチャートを用いて、ＶＤパルス幅算出部７２０の動作を説明する。図３は、垂直同期信号入力端子７１０に入力された垂直同期信号ＶＤと、電圧制御発振器信号入力端子７１１に入力された信号ｆｖｃｏと、ＮＡＮＤゲート７２２の出力信号ＮＤとを示す。図３の横軸は時間である。

垂直同期信号ＶＤのパルスがハイ（Ｈ）である期間、垂直同期信号ＶＤのパルスはインバータ７２１により極性が反転され、ロー（Ｌ）の信号となってＮＡＮＤゲート７２２に入力される。ＮＡＮＤゲート７２２は、電圧制御発振器１００の出力信号ｆｖｃｏの極性に関わらず常にＨの出力信号ＮＤを出力する。この時、第１のカウンタ７２３は動作しない。

一方、垂直同期信号ＶＤのパルスがロー（Ｌ）である期間、垂直同期信号ＶＤのパルスはインバーター７２１により極性が反転され、ハイ（Ｈ）の信号となってＮＡＮＤゲート７２２に入力される。ＮＡＮＤゲート７２２は、電圧制御発振器１００の出力信号ｆｖｃｏの極性を反転させて出力信号ＮＤを出力する。

このＮＡＮＤゲート７２２の出力信号ＮＤは、第１のカウンタ７２３に入力される。ＮＡＤＮゲート７２４がＮ個の信号ｆｖｃｏを出力した場合、第１のカウンタ７２３はＮ回カウントアップする。第１のデコーダ７２４は、垂直同期信号ＶＤの立ち上がりエッジのタイミングで、出力信号としてｄｅｃ１＝Ｎを出力する。以上の動作により、ＶＤパルス幅算出部７２０は、垂直同期信号ＶＤのパルスのＬ期間の幅を算出し、第１のデコード信号ｄｅｃ１を検出部７４０に入力する。

次に、図４のタイムチャートを用いて、周波数比較部７００全体の動作について説明する。図４は垂直ブランキング期間内における図であって、上から、第１のカウント値ｃｎｔ１、垂直同期信号ＶＤ、遅延信号ＶＤ’、第１のデコード信号ｄｅｃ１、第２のカウント値ｃｎｔ２、周波数検出信号ＡＰＣＯＨ及びＡＰＣＯＬの波形を示す。図４の横軸は時間を示す。

上述したように、第１のカウンタ７２３は、垂直同期信号ＶＤのＬ期間の立ち下がりエッジで計数を開始する。垂直同期信号ＶＤのＬ期間、第１のカウンタ値ｃｎｔ１は第１のカウンタ７２３により計数されて増加していく。

垂直同期信号ＶＤの立ち上がりエッジで、第１のデコーダ７２４により第１のカウンタ値ｃｎｔ１から第１のデコード信号ｄｅｃ１が発生される。また、第１のデコード信号ｄｅｃ１により、第１のカウンタ値ｃｎｔ１はリセットされる。

第２のカウンタ７１２は、電圧制御発振器１００の出力信号ｆｖｃｏをクロックＣＫとして計数し、第２のカウント値ｃｎｔ２を第２のデコーダ７１３と第３のデコーダ７１４に出力する。第２のカウンタ値ｃｎｔ２は、遅延信号ＶＤ’の立ち上がりエッジでリセットされる。

第２のデコーダ７１３は、第２のカウンタ値ｃｎｔ２が第２の所定値になったときに、第２のデコード信号ｄｅｃ２を検出部７４０へ出力する。第３のデコーダ７１４は、第２のカウンタ７１２からの第２のカウンタ値ｃｎｔ２が第３の所定値になったときに、第３のデコード信号ｄｅｃ３を検出部７４０へ出力する。

第１のデコード信号ｄｅｃ１が出力された時点ｔ_Ａにおいて、第２のデコード信号ｄｅｃ２は既に出力されているが、第３のデコード信号ｄｅｃ３はまだ出力されていない。比較時t_Ａの場合のように各デコード信号のデコード値が ｄｅｃ２ ＜ ｄｅｃ１ ＜ ｄｅｃ３ の場合は、電圧制御発振器１００の出力信号ｆｖｃｏが所定の値に近い発振周波数であることを示している。この場合、検出部７４０は周波数検出信号ＡＰＣＯＨ及びＡＰＣＯＬのいずれも出力しない。第２のカウンタ７１２は、遅延信号ＶＤ’の立ち上がりエッジでリセットされ、再びカウントを開始する。

次の第１のデコード信号ｄｅｃ１が出力された時点t_Ｂでは、第２のデコード信号ｄｅｃ２と第３のデコード信号ｄｅｃ３は共に既に出力されている。比較時t_Ｂの場合のように各デコード信号のデコード値が ｄｅｃ１ ＞ ｄｅｃ３ の場合は、電圧制御発振器１００の出力信号ｆｖｃｏが所定の値から大幅に早い発振周波数であることを示している。この場合、検出部７４０は周波数検出信号ＡＰＣＯＬを出力する。周波数検出信号ＡＰＣＯＬは、イネーブル信号ＥＮがハイの間出力される（図４において、イネーブル信号ＥＮの図示は省略している。）。

図２の右端の検出部７４０から出力される周波数検出信号ＡＰＣＯＬは信号合成器４０を通過し、ローパスフィルタ５００に入力される。ローパスフィルタ５００は、電圧制御発振器１００の制御電圧として出力信号ｃを出力する。電圧制御発振器１００はフィードバックされた制御電圧により、出力信号ｆｖｃｏの周波数を下げる。第２のカウンタ７１２は、遅延信号ＶＤ’の立ち上がりエッジでリセットされ、再びカウントを開始する。

次の第１のデコード信号ｄｅｃ１が出力された時点t_ｃでは、第２のデコード信号ｄｅｃ２と第３のデコード信号ｄｅｃ３は共にまだ出力されてない。比較時t_ｃの場合のように 各デコード信号のデコード値が ｄｅｃ１ ＜ ｄｅｃ２ の場合は、電圧制御発振器１００の出力信号ｆｖｃｏは所定の値から大幅に遅い発振周波数であることを示している。この場合、検出器７４０は周波数検出信号ＡＰＣＯＨを出力する。周波数検出信号ＡＰＣＯＨは、イネーブル信号ＥＮがハイの間出力される。

図２の右端の検出部７４０から出力される周波数検出信号ＡＰＣＯＨは図１の信号合成器３０を通過し、ローパスフィルタ５００に入力される。ローパスフィルタ５００は、電圧制御発振器１００の制御電圧として出力信号ｃを出力する。電圧制御発振器１００はフィードバックされた制御電圧により、電圧制御発振器の出力信号ｆｖｃｏの周波数を上げる。

このように、本発明の実施の形態の水平同期安定化装置は、垂直ブランキング期間信号ＶＢＬＫがハイである垂直ブランキング期間、垂直同期信号ＶＤを周波数比較部７００に入力することにより、電圧制御発振器１００の出力信号ｆｖｃｏの周波数を、ある一定の変動幅に収束させている。

本発明の実施の形態の水平同期安定化装置によれば、従来のように基準発振源を用いなくても、分周信号ＤＥＶ（電圧制御発振器の出力信号から導出される信号）の周波数を水平同期信号ＨＤの周波数とほぼ同一の周波数に調整することができる。これにより、電圧制御発振器１００の発振周波数ｆｖｃｏの出力信号は、安定して水平同期信号に位相同期する。本発明は、通常のＴＶ信号規格と異なった水平同期信号及び垂直同期信号が入力される場合でも適用できる。

本発明の水平同期安定化装置は、映像信号処理に必要な水平同期信号に位相同期する電圧制御発振器の同期安定化に有用である。

本発明の実施の形態における水平同期安定化装置の構成を示すブロック図 図１に示した水平同期安定化装置における周波数比較部の具体的な構成を示すブロック図 図２に示したＶＤパルス幅算出部の動作を示すタイムチャート図 本発明の実施の形態における水平同期安定化装置の動作を示すタイムチャート図

符号の説明

１ 垂直同期信号入力端子
２ 水平同期信号入力端子
１０ スイッチ
２０ スイッチ
３０ 信号合成器
４０ 信号合成器
１００ 電圧制御発振器
２００ Ｎ分の１分周器
３００ 位相比較器
４００ 垂直ブランキング生成器
５００ ローパスフィルタ
７００ 周波数比較部
７１０ 垂直同期信号入力端子
７１１ 電圧制御発振器信号入力端子
７１２ 第２のカウンタ
７１３ 第２のデコーダ
７１４ 第３のデコーダ
７１５ イネーブル信号入力端子
７１６ 垂直ブランキング信号入力端子
７１７ 周波数検出信号出力端子
７１８ 周波数検出信号出力端子
７２０ ＶＤパルス幅算出部
７２１ インバータ
７２２ ＮＡＮＤゲート
７２３ 第１のカウンタ
７２４ 第１のデコーダ
７３０ 遅延回路
７４０ 検出部

Claims (3)

1. 制御電圧に応じた発振周波数で発振する電圧制御発振器、
   水平同期信号と前記電圧制御発振器の出力信号から導出される信号との位相比較を行って、位相誤差信号を出力する位相比較器、
   垂直同期信号を規準として前記電圧制御発振器の発振周波数が予め定めた所定周波数の範囲内に入っているかどうかを検出し、周波数検出信号を出力する周波数比較部、及び
   前記位相誤差信号および前記周波数検出信号を平滑して、前記制御電圧として前記電圧制御発振器にフィードバックするローパスフィルタ、
   を備え、
   垂直ブランキング期間以外の期間中は前記位相誤差信号を選択的に前記ローパスフィルタへ供給し、前記垂直ブランキング期間中は前記周波数検出信号を選択的に前記ローパスフィルタへ供給するようにしたことを特徴とする水平同期安定化装置。
2. 前記周波数比較部は、
   前記垂直同期信号のパルス幅を算出し、垂直同期パルス幅信号を出力する垂直同期パルス幅算出部、
   前記垂直同期信号を遅延させて、遅延信号を出力する遅延回路、
   前記電圧制御発振器の出力信号をクロックとして計数し、前記遅延信号によりリセットされる一方のカウンタ、
   前記一方のカウンタの計数値が一方の所定値となったときに一方のデコード信号を発生する一方のデコーダ、
   前記一方のカウンタの計数値が一方の所定値より大きい他方の所定値になったときに他方のデコード信号を発生する他方のデコーダ、及び
   垂直ブランキング期間のみ動作し、前記一方のカウンタがリセットされてから前記垂直同期パルス幅信号が発生するまでの期間内に前記一方のデコード信号および前記他方のデコード信号が発生したか否かの有無をそれぞれ検出し、その有無に基づいて前記周波数検出信号を出力する検出部、
   を有することを特徴とする請求項１記載の水平同期安定化装置。
3. 前記垂直同期パルス幅算出部は、
   前記垂直同期信号を入力し、反転させて出力するインバータ、
   前記インバータの出力信号と前記電圧制御発振器の出力信号を入力されるＮＡＮＤゲート、
   前記ＮＡＮＤゲートの出力信号を計数する更に他のカウンタ、及び
   前記更に他のカウンタの計数値をデコードして、更に他のデコード信号を発生する更に他のデコーダ、
   を有し、
   前記更に他のデコード信号を前記垂直同期パルス幅信号として出力することを特徴とする請求項２記載の水平同期安定化装置。

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