JPH0530449A - クロツク発生方法およびその装置 - Google Patents

Abstract

(57)【要約】 【目的】 入力水平同期信号毎に、出力クロックとその
水平同期信号との位相を合わせ、かつその出力クロック
の周波数の安定化を図る。 【構成】 入力水平同期信号を所定時間遅延するディレ
イライン１１と、２ナンド回路４およびＬＣ発振回路５
を含み、その遅延した水平同期信号を２ナンド回路４の
ゲート信号とし、入力水平同期信号に合せて所定周波数
のクロックを出力する電圧制御発振部１２と、この出力
クロックをカウントするカウンタ部１３と、このカウン
ト値をデコードし、その出力クロックが所定数に達した
ときパルス信号を出力するデコーダ部１４と、上記入力
水平同期信号により上記遅延時間より長いパルス幅の信
号を出力するワンショット回路１５と、このパルス幅の
信号とそのデコーダ部１４の出力パルス信号との位相差
を検出する位相比較部とを備え、その位相差に応じて電
圧を上記電圧制御発振部１２にフィードバックし、その
電圧制御発振部１２の出力クロックの周波数を可変制御
し、その周波数の安定化を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、テレビ受信機、例え
ば液晶ＴＶの液晶ドライバ用タイミング発生回路、プロ
ジェクションＴＶのディジタルコンバーゼンス用クロッ
クの発生回路等に用いられるクロック発生方法およびそ
の装置に関するものである。

【０００２】

【従来例】従来、この種のクロック発生装置としては、
例えば図４に示すように、ＰＬＬ構成になっているもの
がある。この図において、入力水平同期信号（外部）に
同期して所定周波数のクロックを発生する電圧制御発振
回路（ＶＣＯ回路）１と、この電圧制御発振回路１の出
力クロックを所定倍に分周する分周部２と、この分周し
たクロックと入力水平同期信号との位相差を検出し、こ
の差に応じてその電圧制御発振回路１の出力クロック位
相を補正し、そのクロックの周波数の安定化を図る位相
比較ループフィルタ部３とを備えている。

【０００３】上記ＰＬＬ構成によるクロック発生装置に
おいては、安定したクロックを得ようとすると、Ｑファ
クタの高い電圧制御発振回路１を用いなければならず、
入力信号の急峻な変化に対応できず、例えば入力信号の
時間的不連続（スキュー）に対して、直ちに追従させる
ことが困難であり、また位相ロック可能な周波数の範囲
が狭いという欠点がある。

【０００４】そこで、例えば図５に示す構成のクロック
発生装置が提案されている。この図において、２ＮＡＮ
Ｄ回路（ナンド回路）４の論理回路とＬＣ発振回路５と
を組合せて、その２ナンド回路４の入力水平同期信号
（ＨＤ信号）に同期して所定周波数のクロックを発生す
る電圧制御発振部（ＶＣＯ部）６と、この電圧制御発振
部６の出力クロックを所定倍する分周部７と、入力垂直
同期信号（ＶＤ信号）に同期した信号を種々出力するタ
イミング制御部８と、このタイミング制御部８の出力信
号とその分周部７の出力信号との位相を比較し、この位
相差信号を出力する位相比較部９と、そのタイミング制
御部８の出力信号によりオン、オフし、例えば垂直同期
信号の間だけオンし、その位相差信号により上記ＬＣ発
振回路５の出力クロックの位相を補正し、その周波数を
制御可能とするための切替部１０とを備えている。

【０００５】上記クロック発生装置においては、垂直同
期信号毎に上記位相比較部９の出力信号が電圧制御発振
部６にフィードバックされることから、その出力クロッ
クの周波数の安定化を図ることができ、またその電圧制
御発振部６のＱファクタが低くなるため、上記欠点を解
消することができる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記ク
ロック発生装置においては、タイミング制御部８および
位相比較部９等の回路が複雑であり、かつ垂直同期信号
毎にしか、出力クロックの周波数が制御されず、その出
力クロックの周波数の安定性の点で問題になることもあ
る。

【０００７】この発明は上記課題に鑑みなされたもので
あり、その目的は簡単で、安価な回路で構成することが
でき、しかも入力水平同期信号毎に出力クロックの位相
を合わせることができ、かつその出力クロックの周波数
の安定化をより図ることができるようにしたクロック発
生装置を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、この発明は、入力テレビ信号の水平同期信号に同期
したクロックを発生するに際し、その水平同期信号を所
定時間遅延し、この遅延した水平同期信号に基づいてク
ロックを出力し、このクロックのカウント数によりその
発生クロックとその入力水平同期信号との位相差を検出
し、この位相差に応じてそのクロックの周波数を可変
し、上記水平同期信号の入力毎に、上記出力クロックと
入力水平同期信号との位相を合わせ、かつその位相合わ
せと独立してその出力クロックの周波数を安定化するよ
うにしたことを要旨とする。

【０００９】そのため、この発明のクロック発生装置
は、入力テレビ信号の水平同期信号を所定時間遅延する
ディレイラインと、論理回路とＬＣ発振回路とを含み、
上記ディレイラインで遅延した水平同期信号をその論理
回路のゲート信号として所定周波数のクロックを出力す
る電圧制御発振部と、この電圧制御発振部の出力クロッ
クをカウントし、少なくとも上記入力水平同期信号でリ
セットするカウンタ部と、このカウンタ部のカウント値
を入力し、上記水平同期信号間に発生しているクロック
が所定数になったときに信号を出力するデコーダ部と、
上記入力テレビ信号の水平同期信号により上記遅延より
長いパルス幅の信号に変換するワンショット回路と、こ
のワンショット回路の出力信号と上記デコーダ部の出力
信号との位相差を検出して上記電圧制御発振部にフィー
ドバックする位相比較部とを備え、上記水平同期信号の
入力毎に、上記出力クロックと入力水平同期信号との位
相を合わせ、かつ上記位相比較部による位相差に応じて
上記電圧制御発振部の出力クロックの周波数をその位相
合わせと独立して可変制御可能としたものでる。

【００１０】

【作用】上記方法および構成したので、上記遅延した水
平同期信号をゲート信号としていることから、上記電圧
制御発振部の出力クロックはその遅延した水平同期信号
（つまり入力水平同期信号）に位相が保証される。

【００１１】上記入力水平同期信号により上記ワンショ
ット回路でその遅延時間より長いパルス幅の信号が得ら
れ、このパルス幅の信号がアップ／ダウンカウンタ部の
アップ／ダウンモードの切替信号にされる。

【００１２】また、上記出力クロックのカウント数がデ
コードされるとともに、そのカウント数が予め設定した
値に達したときパルス信号が得られ、このパルス信号に
よりそのアップ／ダウンカウンタ部のカウント値がアッ
プ／ダウンされる。

【００１３】上記アップ／ダウンカウンタ部のカウント
値が上記Ｄ／Ａ変換部でアナログ変換され、上記電圧制
御発振部にフィードバックされる。

【００１４】これにより、上記出力クロックと入力水平
同期信号との位相差が検出され、この位相差に応じたア
ナログ電圧が得られ、このアナログ電圧値により上記電
圧制御発振部の出力クロックの周波数が可変制御され、
かつ上記動作が水平同期信号の入力毎に繰り返されるこ
とから、その入力水平同期信号に対する追従性がよく、
その出力クロックの周波数の安定化が図られる。

【００１５】

【実施例】この発明のクロック発生方法は、入力水平同
期信号間にＶＣＯ部で発生しているクロックをカウント
し、所定カウント数においてパルス信号を発生するとと
もに、このパルス信号とその水平同期信号との位相差を
検出し、この位相差の検出信号により上記ＶＣＯ部の出
力クロックの周波数を制御するようにしている。

【００１６】そのため、図１に示すように、このクロッ
ク発生装置は、入力水平同期信号を所定時間遅延するデ
ィレイライン１１と、この所定時間遅延した水平同期信
号を２ナンド回路４のゲート信号とし、ＬＣ発振回路５
によるクロックを出力する電圧制御発振部（ＶＣＯ部）
１２と、この電圧制御発振部１２の出力クロックをカウ
ントするカウンタ部１３と、このカウンタ部１３のカウ
ント値をデコードするデコーダ部１４と、上記入力水平
同期信号により所定パルス幅の信号を出力するワンショ
ット回路１５と、このワンショット回路１５の出力パル
ス信号をアップ／ダウンのモード切替信号とし、上記デ
コーダ部１４からのパルス信号をカウントするアップ／
ダウンカウンタ部１６と、このアップ／ダウンカウンタ
部１６のカウント値をアナログ信号に変換して上記電圧
制御発振部１２にフィードバックするＤ／Ａ変換部１７
とを備えている。なお、図１中、図５と同一部分には同
一符号を付し重複説明を省略する。

【００１７】また、上記カウンタ部１３が上記遅延水平
同期信号でリセットすることから、入力水平同期信号毎
に、上記アップ／ダウンカウンタ部１６およびＤ／Ａ変
換部１７で構成した位相比較部は入力水平同期信号毎に
位相比較動作をし、入力水平同期信号と上記電圧制御発
振部１２の出力クロックとの位相を検出し、この位相差
に応じたアナログ信号（電圧）をその電圧制御発振部１
２にフィードバックする。

【００１８】したがって、上記電圧制御発振部１２は、
そのＤ／Ａ変換部１７の出力アナログ信号を入力するた
めのバッッファ回路（ボルテージフォロワ回路）１２ａ
を備えている。

【００１９】なお、上記ディレイライン１１としては、
できるだけ高精度のものを用いることが好ましい。

【００２０】上記構成のクロック発生装置の動作を図２
のタイムチャート図を参照して説明する。まず、テレビ
信号の水平同期信号が上記ディレイライン１１に入力さ
れたものとする（同図（ａ）に示す）。

【００２１】すると、その入力水平同期信号が所定時間
τだけ遅延されることから（同図（ｂ）に示す）、この
遅延水平同期信号の“Ｌ”レベル間、２ナンド回路４が
禁止ゲート回路となり、電圧制御発振部１２からはクロ
ックが出力されない。

【００２２】その遅延水平同期信号の“Ｈ”レベル間に
おいては、その電圧制御発振部１２からはクロックが出
力され（同図（ｅ）に示す）、かつ発振クロックと遅延
水平同期信号との論理演算により、そのクロックの発振
開始時、つまりクロックの出力開始時の位相が保証され
る。

【００２３】このとき、上記カウンタ部１３では、入力
水平同期信号でリセットされていることから、上記電圧
制御発振部１２の出力クロックをカウントすることがで
きる。一方、上記入力水平同期信号の立ち下がりタイミ
ングでワンショット回路１５が駆動され、上記ディレイ
ラインの遅延時間τより長いパルス幅の信号が出力され
（同図（ｃ）に示す）、このパルス信号が位相比較部の
アップ／ダウンカウンタ部１６のアップ／ダウンモード
の切替端子に入力される。

【００２４】そして、カウンタ部１３のカウント値がデ
コーダ部１４でデコードされるが、予め決定している設
定値、つまり出力クロックのカウント数の設定値に達す
ると、そのデコーダ部１４からはパルス信号が出力され
る（同図（ｄ）に示す）。この場合、そのデコーダ部１
４の設定値をＴ＝Ｔｈ−τ付近とし、つまりその付近で
パルス信号を発生するようにしている。

【００２５】これにより、上記電圧制御発振部１２から
クロックが出力されていると、このクロックがカウンタ
部１３でカウントされ、そのカウンタ部１３がカウント
アップしたとき、デコーダ部１４からはパルス信号が出
力される。

【００２６】このとき、アップ／ダウンモードの切替端
子に入力している信号が“Ｌ”レベルであれば、つまり
次のタイミングで水平同期信号が入力していれば、アッ
プ／ダウンカウンタ部１６がアップモードにされ、上記
デコーダ部１４の出力パルス信号でカウントアップされ
る。

【００２７】このカウントアップにより、Ｄ／Ａ変換部
１７の出力アナログ値が増加され、つまり出力電圧値が
高くされて電圧制御発振部１２にフィードバックされ
る。すると、上記電圧制御発振部１２において、バッフ
ァ回路１２ａを介した電圧にしたがって発振クロックの
周波数を上げることになる。

【００２８】また、上記カウンタ部１３のカウントアッ
プ時点で、アップ／ダウンカウンタ部１６のアップ／ダ
ウンモードの切替端子に入力している信号が“Ｈ”レベ
ルであれば、つまり次のタイミングで水平同期信号が入
力していなければ、そのアップ／ダウンカウンタ部１６
がダウンモードにされ、上記デコーダ部１４の出力パル
ス信号でカウントダウンされる。

【００２９】このカウントダウンにより、Ｄ／Ａ変換部
１７の出力アナログ値が減少され、つまり出力電圧値が
低くされて電圧制御発振部１２にフィードバックされ
る。すると、上記電圧制御発振部１２において、バッフ
ァ回路１２ａを介した電圧にしたがって発振クロックの
周波数を下げることになる。

【００３０】同図（ｃ）および（ｄ）に示すように、ワ
ンショット回路１６の出力パルス信号の立ち下がり（つ
まり入力水平同期信号の立ち下がり）タイミングがデコ
ーダ部１４の出力パルス信号の立ち上がり（つまりカウ
ンタ部１３のカウントアップ時）に一致するように、Ｄ
／Ａ変換部１７の出力電圧値が高く、あるいは低くさ
れ、電圧制御発振部１２の出力クロックの周波数が可変
される。

【００３１】したがって、入力水平同期信号毎に上記動
作が繰り返されることから、入力信号に対する追従性が
良く、例えば垂直同期信号間内にはその電圧制御発振部
１２の出力クロックの周波数を一定値に収束させ、安定
した周波数のクロックを発生させることができる。

【００３２】また、図３に示すように、上記実施例の位
相比較部に代えて、Ｄタイプフリップ・フロップ回路１
８および積分回路１９を用いてもよい。この場合、ワン
ショット回路１６の出力パルス信号が“Ｌ”レベルであ
れば、その積分回路１９の出力電圧値が低くなり、逆に
その出力パルス信号が“Ｈ”レベルであれば、その積分
回路１９の出力電圧値が高くなる。したがって、上記実
施例と全く同様の働きをし、同様の効果を得ることがで
きる。

【００３３】

【発明の効果】以上説明したように、この発明のクロッ
ク発生方法およびその装置によれば、入力水平同期信号
をディレイラインで所定時間遅延し、論理回路とＬＣ発
振回路とで構成した電圧制御発振部でその遅延した水平
同期信号をゲート信号として所定周波数のクロックを出
力し、この出力クロックをカウンタ部でカウントすると
ともに、このカウント値をデコーダ部でデコードし、一
方上記入力水平同期信号を入力したワンショット回路で
上記遅延時間より長いパルス幅の信号を得、このパルス
幅の信号をアップ／ダウンカウンタ部のアップ／ダウン
モードの切替信号とし、上記デコーダ部のデコード出力
信号（パルス信号）をそのアップ／ダウンカウンタ部の
カウント信号とし、このカウント値をＤ／Ａ変換部でア
ナログ信号に変換して上記電圧制御発振部にフィードバ
ックし、その電圧制御発振部の出力クロックの周波数を
可変制御するようにしたので、上記水平同期信号と出力
クロックのカウントアップ時点（デコード出力信号）と
のタイミングを一致させることで、上記出力クロックと
水平同期信号との位相を合わせるとともに、その出力ク
ロックの周波数の安定化をより図ることができ、しかも
簡単な回路で、かつ安価に済ませられるという効果があ
る。

【図面の簡単な説明】

【図１】この発明の一実施例を示すクロック発生装置の
概略的ブロック図

【図２】図１に示すクロック発生装置の動作を説明する
タイムチャート図

【図３】この発明の変形実施例を示すクロック発生装置
の概略的部分回路図

【図４】従来のクロック発生装置の概略的ブロック図

【図５】従来のクロック発生装置の概略的ブロック図

【符号の説明】

４ ２ＮＡＮＤ（ナンド）回路 ５ ＬＣ発振回路 １１ ディレイライン １２ 電圧制御発振部 １２ａ バッファ回路（ボルテージフォロワ回路） １３ カウンタ部 １４ デコーダ部 １５ ワンショット回路 １６ アップ／ダウンカウンタ部 １７ Ｄ／Ａ変換部 １８ Ｄタイプフリップ・フロップ回路 １９ 積分回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力テレビ信号の水平同期信号に同期し
   たクロックを発生するに際し、その水平同期信号を所定
   時間遅延し、この遅延した水平同期信号に基づいてクロ
   ックを出力し、このクロックのカウント数によりその発
   生クロックとその入力水平同期信号との位相差を検出
   し、この位相差に応じてそのクロックの周波数を可変
   し、 前記水平同期信号の入力毎に、前記出力クロックと入力
   水平同期信号との位相を合わせ、かつその位相合わせと
   独立してその出力クロックの周波数を安定化するように
   したことを特徴とするクロック発生方法。
2. 【請求項２】 入力テレビ信号の水平同期信号を所定時
   間遅延するディレイラインと、 論理回路とＬＣ発振回路とを含み、前記ディレイライン
   で遅延した水平同期信号をその論理回路のゲート信号と
   して所定周波数のクロックを出力する電圧制御発振部
   と、 該電圧制御発振部の出力クロックをカウントし、少なく
   とも前記入力水平同期信号でリセットするカウンタ部
   と、 該カウンタ部のカウント値を入力し、前記水平同期信号
   間に発生しているクロックが所定数になったときに信号
   を出力するデコーダ部と、 前記入力テレビ信号の水平同期信号により前記遅延より
   長いパルス幅の信号に変換するワンショット回路と、 該ワンショット回路の出力信号と前記デコーダ部の出力
   信号との位相差を検出して前記電圧制御発振部にフィー
   ドバックする位相比較部とを備え、 前記水平同期信号の入力毎に、前記出力クロックと入力
   水平同期信号との位相を合わせ、かつ前記位相比較部に
   よる位相差に応じて前記電圧制御発振部の出力クロック
   の周波数をその位相合わせと独立して可変制御可能とし
   たことを特徴とするクロック発生装置。