JP4016366B2

JP4016366B2 - インターフェース装置及び映像信号処理方法

Info

Publication number: JP4016366B2
Application number: JP30394298A
Authority: JP
Inventors: 沢朗榎本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-10-26
Filing date: 1998-10-26
Publication date: 2007-12-05
Anticipated expiration: 2018-10-26
Also published as: JP2000134584A

Description

【０００１】
【発明の属する技術分野】
本発明はインターフェース装置及び映像信号処理方法に関し、例えばテレビジョン装置に設けられたインターフェース装置に適用して好適なものである。
【０００２】
【従来の技術】
従来、アナログ映像信号におけるジッタやスキューと呼ばれる信号の時間軸変動を削減する、タイムベースコレクタ（Time Base Corrector ）と呼ばれる装置がある。タイムベースコレクタは、アナログ映像信号をディジタル変換して得られたディジタル映像信号を、タイムベースコレクタが有するメモリにアナログ映像信号のクロックに同期して書き込む。そしてメモリに記憶したディジタル映像信号を、所定のクロック発生部から供給される安定した読出しクロックに同期して読みだすことにより、アナログ映像信号に含まれていた信号の時間軸変動を除去するようになされている。
【０００３】
一方テレビジョン受像機において、５２５インターレース（走査線５２５本、飛び越し走査）の画像フォーマットを有する入力映像信号を、１０５０インターレース（走査線１０５０本、飛び越し走査）や５２５ノンインターレース（走査線５２５本、順次走査）にフォーマット変換して出力したり、６２５インターレース（走査線６２５本、飛び越し走査）の入力映像信号を１２５０インターレース（走査線１２５０本、飛び越し走査）や６２５ノンインターレース（走査線６２５本、順次走査）にフォーマット変換して出力する倍速変換装置を備えたものが存在する。このような倍速変換装置においては、前段にタイムベースコレクタを設け、当該タイムベースコレクタで時間的変動を削減された映像信号を入力するようにすることにより、より安定した出力信号を得ることができる。
【０００４】
すなわち図３は映像信号処理装置１を示し、外部から入力されるアナログ映像信号Ｓ１をアナログ／ディジタル変換部１０でディジタル変換し、ディジタル映像信号Ｓ１０としてタイムベースコレクタ１１に出力する。
【０００５】
タイムベースコレクタ１１は、アナログ映像信号Ｓ１の同期信号であるアナログ映像クロックＳ２に同期して、ディジタル映像信号Ｓ１０をタイムベースコレクタ１１が有するメモリ（図示せず）に書き込む。そしてタイムベースコレクタ１１は、倍速変換部１５から供給される読出しクロックＳ１６に同期して、メモリに書き込まれているディジタル映像信号Ｓ１０を順次読みだしていく。ここで倍速変換部１５は安定した周波数のクロックを生成し、これに基づいて読出しクロックＳ１６を生成している。
【０００６】
かくしてタイムベースコレクタ１１は、ディジタル映像信号Ｓ１０の時間軸変動を削減して出力する。
【０００７】
倍速変換部１５は、タイムベースコレクタ１１から出力されたディジタル映像信号Ｓ１０を入力し、当該ディジタル映像信号Ｓ１０の画像フォーマットを、５２５インターレースから１０５０インターレースまたは５２５ノンインターレースにフォーマット変換し、ディジタル映像信号Ｓ１５として出力する。
【０００８】
かくして映像信号処理装置１は、アナログ映像信号Ｓ１に含まれる時間的変動を削減するとともにその画像フォーマットを変換し出力する。
【０００９】
【発明が解決しようとする課題】
このようなタイムベースコレクタと倍速変換装置とを組み合わせた映像信号処理装置において、ディジタルテレビジョン受信機やＤＶＤ（Digital Video Disc）のようなＭＰＥＧ（Moving Picture Experts Group）復号装置から出力されるディジタル映像信号を外部入力信号として入力し、これを倍速変換して出力することが考えられる。
【００１０】
たとえば、アナログ／ディジタル変換部の前段に映像信号選択部を設け、アナログ映像信号または外部入力信号のどちらか一方を選択してアナログ／ディジタル変換部に入力するようにすることが考えられる。
【００１１】
すなわち図３との対応部分に同一符号を付して示す図４において、２は全体として映像信号処理装置を示し、アナログ／ディジタル変換部１０の前段に映像信号選択部５を有している。
【００１２】
アナログ信号入力モードにおいて、映像信号選択部５はアナログ映像信号Ｓ１を選択し、これをアナログ／ディジタル変換部１０に供給する。アナログ／ディジタル変換部１０はアナログ映像信号Ｓ１をディジタル変換し、ディジタル映像信号Ｓ１０としてタイムベースコレクタ１１に出力する。
【００１３】
同期信号選択部６はアナログ信号入力モードにおいて、アナログ映像信号Ｓ１の同期信号であるアナログ映像クロックＳ２を選択し、これを書き込みクロックＳ６としてタイムベースコレクタ１１に供給する。そしてタイムベースコレクタ１１は書き込みクロックＳ６に同期して、ディジタル映像信号Ｓ１０をタイムベースコレクタ１１が有するメモリ（図示せず）に書き込む。
【００１４】
タイムベースコレクタ１１は、倍速変換部１５から供給される読み出しクロックＳ１６に同期して、メモリに書き込まれているディジタル映像信号Ｓ１０を順次読みだしていく。倍速変換部１５は、タイムベースコレクタ１１から出力されたディジタル映像信号Ｓ１０を入力し、当該ディジタル映像信号Ｓ１０の画像フォーマットを、５２５インターレースから１０５０インターレースまたは５２５ノンインターレースにフォーマット変換し、ディジタル映像信号Ｓ１５として出力する。かくして映像信号処理装置２はアナログ信号入力モードにおいて、アナログ映像信号Ｓ１を入力し、その画像フォーマットを変換して出力する。
【００１５】
一方外部入力モードにおいて、映像信号処理装置２はＭＰＥＧ復号部２０から供給されるディジタル映像信号Ｓ２０をディジタル／アナログ変換部１７に入力する。ディジタル／アナログ変換部１７は、ディジタル映像信号Ｓ２０をアナログ変換し、アナログ映像信号Ｓ１７として映像信号選択部５に供給する。映像信号選択部５は外部入力モードにおいて、ディジタル／アナログ変換部１６から供給されるアナログ映像信号Ｓ１７を選択し、これをアナログ／ディジタル変換部１０に供給する。アナログ／ディジタル変換部１０はアナログ映像信号Ｓ１７をディジタル変換し、ディジタル映像信号Ｓ１０としてタイムベースコレクタ１１に出力する。
【００１６】
同期信号選択部６は外部入力モードにおいて、ＭＰＥＧ復号部２０から供給されるディジタル映像クロックＳ２１を選択し、これを書込みクロックＳ６としてタイムベースコレクタ１１に供給する。そしてタイムベースコレクタ１１は書込みクロックＳ６に同期して、ディジタル映像信号Ｓ１０をタイムベースコレクタ１１が有するメモリに書き込む。
【００１７】
タイムベースコレクタ１１はアナログ信号入力モード時と同様に、倍速変換部１５から供給される読出しクロックＳ１６に同期して、メモリに書き込まれているディジタル映像信号Ｓ１０を順次読みだしていく。倍速変換部１５はタイムベースコレクタ１１から出力されたディジタル映像信号Ｓ１０を入力し、当該ディジタル映像信号Ｓ１０の画像フォーマットを変換しディジタル映像信号Ｓ１５として出力する。かくして映像信号処理装置２は外部入力モードにおいて、ディジタル映像信号Ｓ２０を入力し、その画像フォーマットを変換して出力する。
【００１８】
ところがこのような映像信号処理装置２では、ディジタル映像信号Ｓ２０を一旦アナログ信号に変換した後再度ディジタル信号に変換しており、このため信号の劣化が生じるとともに、構成が複雑になるという問題を有している。
【００１９】
また、倍速変換部の前段に映像信号選択部を設け、アナログ映像信号または外部入力信号のどちらか一方を選択して倍速変換部に入力するようにすることも考えられる。
【００２０】
すなわち図３との共通部分に同一符号を付して示す図５において、３は全体として映像信号処理装置を示し、倍速変換部１５の前段に映像信号選択部５を有している。
【００２１】
アナログ信号入力モードにおいて、映像信号処理装置３はアナログ映像信号Ｓ１をアナログ／ディジタル変換部１０に入力する。アナログ／ディジタル変換部１０は、アナログ映像信号Ｓ１をディジタル変換し、ディジタル映像信号Ｓ１０としてタイムベースコレクタ１１に出力する。タイムベースコレクタ１１は、アナログ映像信号Ｓ１の同期信号であるアナログ映像クロックＳ２に同期して、ディジタル映像信号Ｓ１０をタイムベースコレクタ１１が有するメモリ（図示せず）に書き込む。そしてタイムベースコレクタ１１は、クロック発生部２５から供給される読出しクロックＳ２５に同期して、メモリに書き込まれているディジタル映像信号Ｓ１０を順次読みだし出力する。
【００２２】
アナログ信号入力モードにおいて、映像信号選択部５はタイムベースコレクタ１１から出力されるディジタル映像信号Ｓ１１を選択し、これを倍速変換部１５に供給する。倍速変換部１５はディジタル映像信号Ｓ１１を入力し、当該ディジタル映像信号Ｓ１１の画像フォーマットを変換し、ディジタル映像信号Ｓ１５として出力する。かくして映像信号処理装置３はアナログ信号入力モードにおいて、アナログ映像信号Ｓ１を入力し、その画像フォーマットを変換して出力する。
【００２３】
一方外部入力モードにおいて、映像信号選択部５はＭＰＥＧ復号部２０から供給されるディジタル映像信号Ｓ２０を選択し、これを倍速変換部１５に供給する。倍速変換部１５はディジタル映像信号Ｓ２０を入力し、当該ディジタル映像信号Ｓ２０の画像フォーマットを変換し、ディジタル映像信号Ｓ１５として出力する。かくして映像信号処理装置３は外部入力モードにおいて、ディジタル映像信号Ｓ２０を入力し、その画像フォーマットを変換して出力する。
【００２４】
ところがこのような構成の映像信号処理装置３では、ＭＰＥＧ復号部２０と倍速変換部１５の間、及びタイムベースコレクタ１１と倍速変換部１５の間でディジタル映像信号を同期して転送するために、それぞれを同一のクロックで動作するようにシステムを構成する必要がある。すなわち映像信号処理装置３にクロック発生部２５を設け、ＭＰＥＧ復号部２０、倍速変換部１５及びタイムベースコレクタ１１をクロック発生部２５から供給されるクロック２５に同期して動作するようにする。このためＭＰＥＧ復号部２０を映像信号処理装置３から独立して設けることが困難になり、回路規模が大きく複雑になるという問題を有している。
【００２５】
本発明は以上の点を考慮してなされたもので、簡易な構成による、アナログ映像信号を入力してその時間軸変動を削減して出力するか、ディジタル映像信号を入力してそのクロックを変換して出力するインターフェース装置及び映像信号処理方法を提案しようとするものである。
【００２６】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、外部から入力されるアナログ映像信号をディジタル信号に変換して第１のディジタル映像信号を生成するアナログ／ディジタル変換手段と、外部から供給されるアナログ映像信号のアナログ同期信号に基づいて、アナログ信号の時間軸変動に追従した第１の同期信号を生成する同期信号生成手段と、第１のディジタル映像信号又は外部から供給される第２のディジタル映像信号のいずれか一方を選択し、選択映像信号として出力する映像信号選択手段と、第１のディジタル映像信号が選択された場合は第１の同期信号を書き込み同期信号として選択し、第２のディジタル映像信号が選択された場合は当該第２のディジタル映像信号と共に供給される第２の同期信号を書き込み同期信号として選択する同期信号選択手段と、選択映像信号を選択された書き込み同期信号に同期して書き込み、読み出し同期信号に同期して読み出すことにより、第１のディジタル映像信号が選択された場合は第１のディジタル映像信号における時間軸変動を削減し、第２のディジタル映像信号が選択された場合は第２のディジタル映像信号のクロックを変換するクロック乗り換え手段とを設けるようにした。
【００２７】
アナログ映像信号を入力する場合は、クロック乗り換え手段をアナログ映像信号をディジタル変換してなる第１のディジタル映像信号の時間軸変動を削減するタイムベースコレクタとして用い、ディジタル映像信号を入力する場合は、クロック乗り換え手段をディジタル映像信号のクロックを変換するクロック乗り換え装置として用いることにより、インターフェース装置全体の構成を簡易にすることができる。
【００２８】
【発明の実施の形態】
以下図面について本発明の一実施の形態を詳述する。
【００２９】
図４との対応部分に同一符号を付して示す図１において、４は全体として映像信号処理装置を示す。当該映像信号処理装置４はテレビジョン装置（図示せず）に設けられ、当該テレビジョン装置が有するチューナ（図示せず）から供給されるアナログ映像信号Ｓ１又は外部のＭＰＥＧ復号部２０から供給されるディジタル映像信号Ｓ２０のどちらか一方を入力し、これに対して倍速変換処理を行い、ディジタル映像信号Ｓ１５としてテレビジョン装置の映像表示手段に出力する。
【００３０】
アナログ信号入力モードにおいて、映像信号処理装置４はアナログ映像信号Ｓ１をアナログ／ディジタル変換部１０に入力する。アナログ／ディジタル変換部１０はアナログ映像信号Ｓ１をディジタル変換してディジタル映像信号Ｓ１０を生成し、同期信号生成手段としてのＡＦＣ（Automatic Frequency Control ）部２３から供給される書き込みクロックＳ２３及びタイミングパルスＳ２４に同期して映像信号選択部５に出力する。
【００３１】
アナログ信号入力モードにおいて、映像信号選択部５はアナログ／ディジタル変換部１０から出力されるディジタル映像信号Ｓ１０を選択し、これをクロック乗り換え部３０に供給する。
【００３２】
このときＡＦＣ部２３は、アナログ映像信号Ｓ１の同期信号Ｓ２に基づいて、当該同期信号Ｓ２の時間軸変動に追従した書き込みクロックＳ２３及び書き込みタイミングパルスＳ２４を生成し、これらをアナログ／ディジタル変換部１０及び同期信号選択部６に供給する。アナログ映像信号入力モードにおいて、同期信号選択部６はＡＦＣ部２２から供給される書き込みクロックＳ２３及び書き込みタイミングパルスＳ２４を選択し、これをクロック乗り換え部３０に供給する。
【００３３】
図２は全体としてクロック乗り換え部３０を示し、書き込みクロックと読み出しクロック、及び書き込みタイミングパルスと読み出しタイミングパルスを独立して入力し、データの書き込みと読み出しを異なるタイミングで行うことができるメモリ部３１、書き込みクロックと書き込みタイミングパルスに基づいて、メモリ部３１のデータ書き込みアドレスを制御する書き込みアドレス制御部３２、読み出しクロックと読み出しタイミングパルスに基づいて、メモリ部３１からのデータ読み出しアドレスを制御する読み出しアドレス制御部３４、及び書き込みアドレスに対して読み出しアドレスが追い越すことを防止する追い越し防止部３３で構成される。
【００３４】
アナログ信号入力モードにおいて、書き込みアドレス制御部３２は同期信号選択部６（図１）から供給される書き込みクロックＳ２３及び書き込みタイミングパルスＳ２４に基づいて、メモリ部３１のデータ書き込みアドレスを示す書き込みアドレス信号Ｓ３２を生成し、これをメモリ部３１に供給する。メモリ部３１はディジタル映像信号Ｓ１０の各データを、書き込みクロックＳ２３及び書き込みタイミングパルスＳ２４に同期して、書き込みアドレス信号Ｓ３２が示すアドレスに書き込んでいく。
【００３５】
かくして映像信号処理装置４はアナログ信号入力モードにおいて、アナログ映像信号Ｓ１をアナログ／ディジタル変換してなるディジタル映像信号Ｓ１０を、アナログ映像信号Ｓ１の同期信号Ｓ２が有する時間軸変動に追従した書き込みクロックＳ２３及び書き込みタイミングパルスＳ２４に同期して、クロック乗り換え部３０が有するメモリ３１に順次書き込んでいく。
【００３６】
一方外部入力モードにおいて、図１に示す映像信号選択部５は、ＭＰＥＧ復号部２０から供給されるディジタル映像信号Ｓ２０を選択し、これをクロック乗り換え部３０に供給する。このとき同期信号選択部６は、ＭＰＥＧ復号部２０から供給される、ディジタル映像信号Ｓ２０に同期した書き込みクロックＳ２１及び書き込みタイミングパルスＳ２２を選択し、これをクロック乗り換え部３０に供給する。
【００３７】
外部入力モードにおいて、図２に示す書き込みアドレス制御部３２は、同期信号選択部６（図１）から供給される書き込みクロックＳ２１及び書き込みタイミングパルスＳ２２に基づいて、メモリ部３１のデータ書き込みアドレスを示す書き込みアドレス信号Ｓ３２を生成し、これをメモリ部３１に供給する。メモリ部３１はディジタル映像信号Ｓ２０の各データを、書き込みクロックＳ２１及び書き込みタイミングパルスＳ２２に同期して、書き込みアドレス信号Ｓ３２が示すアドレスに書き込んでいく。
【００３８】
かくして映像信号処理装置４は外部入力モードにおいて、ＭＰＥＧ復号部２０から供給されるディジタル映像信号Ｓ２０を、ディジタル映像信号Ｓ２０に同期した書き込みクロックＳ２１及び書き込みタイミングパルスＳ２１に同期して、クロック乗り換え部３０が有するメモリ３１に順次書き込んでいく。
【００３９】
映像信号処理装置４は、このようにそれぞれの同期信号に同期してメモリ３１に書き込まれたディジタル映像信号Ｓ１０又はＳ２０を、倍速変換部１５から供給される読み出しクロックＳ１７及び読み出しタイミングパルスＳ１８に同期して読み出し、倍速変換部１５に出力する。
【００４０】
すなわち図２において、読み出しアドレス制御部３４は倍速変換部１５から供給される読み出しクロックＳ１７及び読み出しタイミングパルスＳ１８に基づいて、メモリ部３１からのデータ読み出しアドレスを示す読み出しアドレス信号Ｓ３４を生成し、これをメモリ部３１に供給する。倍速変換部１５は、当該倍速変換部１５が有するクロック発生部（図示せず）が発生する安定したクロックに基づいて読み出しクロックＳ１７及び読み出しタイミングパルスＳ１８を生成しており、当該読み出しクロックＳ１７及び読み出しタイミングパルスＳ１８に同期して動作する。メモリ部３１はディジタル映像信号Ｓ１０又はＳ２０の各データを、読み出しクロックＳ１７及び読み出しタイミングパルスＳ１８に同期して、読み出しアドレス信号Ｓ３４が示すアドレスから順次読みだし、倍速変換部１５に出力する。
【００４１】
倍速変換部１５は、クロック乗り換え部３０から出力されたディジタル映像信号Ｓ１０又はＳ２０を入力し、当該ディジタル映像信号Ｓ１０又はＳ２０の画像フォーマットを変換し、ディジタル映像信号Ｓ１５として出力する。かくして映像信号処理装置４は、チューナ（図示せず）から供給されるアナログ映像信号Ｓ１又はＭＰＥＧ復号部２０から供給されるディジタル映像信号Ｓ２０のどちらか一方を入力し、これに対して倍速変換処理を行い、ディジタル映像信号Ｓ１５として出力する。
【００４２】
以上の構成において、映像信号処理装置４は、アナログ信号入力モードにおいて外部から供給されるアナログ映像信号Ｓ１をディジタル変換してディジタル映像信号Ｓ１０を生成し、当該ディジタル映像信号Ｓ１０を、クロック乗り換え部３０が有するメモリ３１に、アナログ映像信号Ｓ１の時間軸変動に追従した書き込みクロックＳ２３及び書き込みタイミングパルスＳ２４に同期して書き込んでいく。そして映像信号処理装置４は、メモリ３１に書き込まれたディジタル映像信号Ｓ１０を、倍速変換部１５から供給される安定した読み出しクロックＳ１７及び読み出しタイミングパルスＳ１８に同期して読み出し倍速変換部１５に出力する。
【００４３】
かくしてクロック乗り換え部３０はアナログ信号入力モードにおいて、アナログ映像信号Ｓ１をアナログ／ディジタル変換してなるディジタル映像信号Ｓ１０の時間軸変動を削減するタイムベースコレクタとして動作する。
【００４４】
一方映像信号処理装置４は外部入力モードにおいて、ＭＰＥＧ復号部２０から供給されるディジタル映像信号Ｓ２０を入力し、当該ディジタル映像信号Ｓ２０を、クロック乗り換え部３０が有するメモリ３１に、ディジタル映像信号Ｓ２０に同期した書き込みクロックＳ２１及び書き込みタイミングパルスＳ２２に同期して書き込んでいく。そして映像信号処理装置４は、メモリ３１に書き込まれたディジタル映像信号Ｓ２０を、倍速変換部１５から供給される読み出しクロックＳ１７及び読み出しタイミングパルスＳ１８に同期して読み出し倍速変換部１５に出力する。
【００４５】
かくしてクロック乗り換え部３０は外部入力モードにおいて、ディジタル映像信号Ｓ２０のクロックを倍速変換部１５の動作クロックに変換して出力するクロック乗り換え装置として動作する。
【００４６】
以上の構成によれば、クロック乗り換え部３０を、アナログ信号入力モードにおいてはアナログ映像信号Ｓ１をディジタル変換してなるディジタル映像信号Ｓ１０の時間軸変動を削減するタイムベースコレクタとして用い、外部入力モードにおいてはディジタル映像信号Ｓ２０のクロックを変換するクロック乗り換え装置として用いることにより、構成を簡易にすることができる。
【００４７】
なお上述の実施の形態においては、クロック乗り換え部からの出力を倍速変換部に入力するようにしたが、本発明はこれに限らず、例えばフィールドメモリを用いたノイズリダクション装置や、フィールド周波数を倍速化して画面のちらつきを削減するフリッカフリー装置等、様々な映像信号処理回路に入力するようにしてもよい。
【００４８】
また上述の実施の形態においては、ＭＰＥＧ復号部から供給されるディジタル映像信号を入力するようにしたが、本発明はこれに限らず、例えばＤＶ（Digital Video ）装置等、様々なディジタル映像信号の供給源からディジタル映像信号を入力するようにしてもよい。
【００４９】
【発明の効果】
上述のように本発明によれば、アナログ映像信号を入力する場合は、クロック乗り換え手段をアナログ映像信号をディジタル変換してなるディジタル映像信号の時間軸変動を削減するタイムベースコレクタとして用い、外部からディジタル映像信号を入力する場合は、クロック乗り換え手段をディジタル映像信号のクロックを変換するクロック乗り換え装置として用いることにより、簡易な構成のインターフェース装置を得ることができる。
【図面の簡単な説明】
【図１】本発明による映像信号処理装置の一実施の形態を示すブロック図である。
【図２】クロック乗り換え部を示すブロック図である。
【図３】映像信号処理装置を示すブロック図である。
【図４】映像信号処理装置を示すブロック図である。
【図５】映像信号処理装置を示すブロック図である。
【符号の説明】
１、２、３、４……映像信号処理装置、５……入力信号選択部、６……同期信号選択部、１０……アナログ／ディジタル変換部、１１……タイムベースコレクタ、１５……倍速変換部、１７……ディジタル／アナログ変換部、２０……ＭＰＥＧ復号部、２３……ＡＦＣ部、２５……クロック発生部、３０……クロック乗り換え部、３１……メモリ部、３２……書き込みアドレス制御部、３３……追い越し防止部、３４……読み出しアドレス制御部。

Claims

外部から入力されるアナログ映像信号をディジタル信号に変換して第１のディジタル映像信号を生成するアナログ／ディジタル変換手段と、
外部から供給される上記アナログ映像信号のアナログ同期信号に基づいて、上記アナログ信号の時間軸変動に追従した第１の同期信号を生成する同期信号生成手段と、
上記第１のディジタル映像信号又は外部から供給される第２のディジタル映像信号のいずれか一方を選択し、選択映像信号として出力する映像信号選択手段と、
上記第１のディジタル映像信号が選択された場合は上記第１の同期信号を書き込み同期信号として選択し、上記第２のディジタル映像信号が選択された場合は当該第２のディジタル映像信号と共に供給される第２の同期信号を上記書き込み同期信号として選択する同期信号選択手段と、
上記選択映像信号を上記選択された書き込み同期信号に同期して書き込み、読み出し同期信号に同期して読み出すことにより、上記第１のディジタル映像信号が選択された場合は上記第１のディジタル映像信号における時間軸変動を削減し、上記第２のディジタル映像信号が選択された場合は上記第２のディジタル映像信号のクロックを変換するクロック乗り換え手段と
を具えることを特徴とするインターフェース装置。
上記インターフェース装置は、
テレビジョン装置に設けられ、上記選択映像信号を上記テレビジョン装置の映像表示手段に入力する
ことを特徴とする請求項１に記載のインターフェース装置。
上記読み出し同期信号は、
外部の読出同期信号生成手段から供給される
ことを特徴とする請求項１に記載のインターフェース装置。
上記読出同期信号生成手段は、
上記クロック乗り換え手段から出力された第１及び第２のディジタル映像信号に対し、上記読み出し同期信号を用いた所定の映像処理を実行する
ことを特徴とする請求項１に記載のインターフェース装置。
上記クロック乗り換え手段は、
上記選択映像信号を読み出す読み出しアドレスが、上記選択映像信号を書き込む書き込みアドレスを追い越さないように制御する
ことを特徴とする請求項１に記載のインターフェース装置。
外部から入力されるアナログ映像信号をディジタル信号に変換して第１のディジタル映像信号を生成し、
外部から供給される上記アナログ映像信号のアナログ同期信号に基づいて、上記アナログ信号の時間軸変動に追従した第１の同期信号を生成し、
上記第１のディジタル映像信号又は外部から供給される第２のディジタル映像信号のいずれか一方を選択映像信号として選択し、
上記第１のディジタル映像信号が選択された場合は上記第１の同期信号を書き込み同期信号として選択し、上記第２のディジタル映像信号が選択された場合は当該第２のディジタル映像信号と共に供給される第２の同期信号を上記書き込み同期信号として選択し、
上記選択映像信号を上記選択された書き込み同期信号に同期して書き込み、読み出し同期信号に同期して読み出すことにより、上記第１のディジタル映像信号が選択された場合は上記第１のディジタル映像信号における時間軸変動を削減し、上記第２のディジタル映像信号が選択された場合は上記第２のディジタル映像信号のクロックを変換する
ことを特徴とする映像信号処理方法。