JP4257239B2

JP4257239B2 - コンフィグレーションデータ設定方法およびコンピュータシステム

Info

Publication number: JP4257239B2
Application number: JP2004073178A
Authority: JP
Inventors: 弘幸齋藤
Original assignee: 埼玉日本電気株式会社
Priority date: 2004-03-15
Filing date: 2004-03-15
Publication date: 2009-04-22
Anticipated expiration: 2024-03-15
Also published as: JP2005259053A

Description

本発明は、コンフィグレーションデータをＦＰＧＡ（Field Programmable Gate Array）に設定するためのコンフィグレーションデータ設定方法に関し、特に、コンフィグレーションデータの設定の際のインタフェースが異なる複数のＦＰＧＡ（Field Programmable Gate Array）を有するコンピュータシステムに関する。

近年、ハードウェア構成が煩雑に変更される製品や少量生産の製品等に対して、論理回路を自由にプログラミングすることができるＦＰＧＡが広く用いられるようになってきている（例えば、特許文献１、２参照。）。このようなＦＰＧＡにおいて論理回路をプログラミングするためには、コンフィグレーションデータと呼ばれる設定データをＦＰＧＡにダウンロードさせる必要がある。

従来、コンフィグレーションデータの設定の際のコンフィグレーション用インタフェースがメーカ毎に違うため、異なるメーカのＦＰＧＡを使用する場合には、それぞれ別々のインタフェースを用意しなければならず、回路が複雑になってしまっていた。そのため、それぞれチップセットのシリアルＰＲＯＭを用意してコンフィグレーションデータをダウンロードさせる方法がとられていた。この方法の場合、回路構成は比較的簡単になるが使用するＦＰＧＡの数が増えるほど部品点数が増えてしまい、実装面や価格面の考慮をしなければならない弊害があった。また、このような弊害を解決するために特定のメーカのＦＰＧＡのみを使用するという方法をとることも可能であるが、メーカが限定されてしまうことから、回路構成の融通性に乏しくなってしまいがちであった。
特開２００１−２９０７５８号公報特開２００３−４４３０３号公報

上述した従来のコンピュータシステムでは１つのシステムにおいて、異なるメーカのＦＰＧＡを使用すると回路が複雑となり部品点数が増加してしまうという問題点があった。

本発明の目的は、異なるメーカのＦＰＧＡを１つのシステムで使用した場合でも、回路が複雑とならず部品点数が大幅に増加することを防ぐことが可能なコンピュータシステムを提供することである。

上記目的を達成するために、本発明は、コンフィグレーションデータの設定の際のインタフェースが異なる複数のＦＰＧＡを備えたコンピュータシステムであって、
メーカ種別情報と前記コンフィグレーションデータの格納順番を示すシーケンス種別情報とを含むコンフィグレーションヘッダ部が付加された複数のコンフィグレーションデータが格納されている不揮発性メモリと、
前記不揮発性メモリに格納されているコンフィグレーションデータをそれぞれ読み出し、読み出したコンフィグレーションデータのコンフィグレーションヘッダ部に含まれる前記メーカ種別情報から当該コンフィグレーションデータのメーカ種別を識別し、読み出した該コンフィグレーションデータを識別したメーカ種別に応じたインタフェースで出力するＦＰＧＡデータ分配機能部と、
前記ＦＰＧＡデータ分配機能部から出力されたコンフィグレーションデータをダウンロードして起動する、メーカの異なる複数のＦＰＧＡとを備えている。

また、本発明の他のコンピュータシステムでは、前記ＦＰＧＡデータ分配機能部が、
前記不揮発性メモリに格納されたコンフィグレーションデータを読み出す不揮発性メモリアクセス制御部と、
前記不揮発性メモリアクセス制御部により読み出されたコンフィグレーションデータのコンフィグレーションヘッダ部からシーケンス種別を識別し、受け取ったコンフィグレーションデータを識別されたシーケンス種別に基づいた経路に出力するシーケンス識別部と、
前記シーケンス識別部により各経路毎に出力されたコンフィグレーションデータのコンフィグレーションヘッダ部からメーカ種別を識別し、コンフィグレーションヘッダ部を取り除いた後のコンフィグレーションデータを、識別したメーカ種別の認識結果とともに出力する、前記経路毎に設けられた複数のメーカ種別識別部と、
前記各メーカ種別識別部からのメーカ種別の認識結果に基づいて、前記メーカ種別識別部からのコンフィグレーションデータをそれぞれのメーカ固有のインタフェースで出力する、前記経路毎に設けられた複数のＦＰＧＡインタフェース部と、
を備えている。

本発明では、メーカ毎に異なるフォーマットのコンフィグレーションデータにヘッダというラベルをつけることにより、メーカに関係なく同じレイヤでデータを扱うことができるようにし、複数のシリアルＰＲＯＭを使用することなくひとつのＦＲＯＭに格納し、かつ各メーカに対応したインタフェースを用意することで、メーカという壁を意識しない融通性のある回路構成が可能となる。また、コンフィグレーションヘッダというラベルを持たせることにより、メーカ毎にフォーマットの異なるコンフィグレーションデータを意識せずに扱うことを可能とし、異なるメーカのコンフィグレーションデータを１つの不揮発性メモリに格納することが可能となる。

また、前記不揮発性メモリを、セクタイレーズタイプのフラッシュメモリとし、前記不揮発性メモリアクセス制御部が、前記不揮発性メモリとＣＰＵのバスを接続するためのバスブリッジ機能を備えるようにするようにしてもよい。

本発明によれば、前記不揮発性メモリとしてセクタイレーズタイプのフラッシュメモリを使用してセクタ構成を意識したメモリ配置を行うことにより、各ＦＰＧＡごとの消去や書き込みが可能となる。

さらに、前記コンフィグレーションヘッダ部には、当該コンフィグレーションデータのバージョン情報を含めるようにしてもよい。

本発明によれば、コンフィグレーションヘッダ部にバージョン情報を含めるようにしているので、コンフィグレーションデータのバージョン情報を意識した保守監視が可能となる。

以上説明したように、本発明によれば、異なるメーカの複数のＦＰＧＡを１つのシステムで使用した場合でも、１つの不揮発性メモリに各コンフィグレーションデータを格納することが可能なので、回路構成を複雑にすることなく、また部品点数を大幅に増加させることがないという効果を得ることができる。

次に、本発明の実施の形態について図面を参照して詳細に説明する。

（第１の実施形態）
図１は本発明の第１の実施形態のコンピュータシステムの構成を示すブロック図である。図１を用いて、本発明の第１の実施形態の構成について説明する。なお、本実施形態では説明を簡単にするために、３個のＦＰＧＡを使用した場合について説明するが、回路構成により４個以上のＦＰＧＡの使用も許容する。

本実施形態のコンピュータシステムは、図１に示されるように、ＦＰＧＡ４ａ〜４ｃのコンフィグレーションデータを格納するセクタイレーズタイプのＦＲＯＭ（フラッシュメモリ）１と、ＣＰＵ２と、ＦＰＧＡデータ分配機能部３と、ＦＰＧＡデータ分配機能部３からコンフィグレーションデータをダウンロードして起動するＦＰＧＡ４ａ〜４ｃとから構成されている。

ＦＲＯＭ１は、メーカ種別情報と格納順番を示すシーケンス種別情報とを含むコンフィグレーションヘッダ部が付加された複数のコンフィグレーションデータが格納されている。

ＦＰＧＡデータ分配機能部３は、ＦＲＯＭ１に格納されているコンフィグレーションデータをそれぞれ読み出し、読み出したコンフィグレーションデータのコンフィグレーションヘッダ部に含まれるメーカ種別情報から当該コンフィグレーションデータのメーカ種別を識別し、読み出したそのコンフィグレーションデータを識別したメーカ種別に応じたインタフェースにのせかえて出力する。

ＦＲＯＭ１に格納されるＦＰＧＡのコンフィグレーションデータのフォーマットを図２に示す。図２において、各ＦＰＧＡのコンフィグレーションデータは２つのブロック構成をとり、６バイトのコンフィグレーションヘッダ部と各ＦＰＧＡのコンフィグレーションデータ部からなる。

コンフィグレーションヘッダ部は、データの開始を表す４バイトのスタートキーと、コンフィグレーションデータのＦＲＯＭ１への格納順番を示す１バイトのシーケンス種別情報と、１バイトのメーカ種別とからなる。このコンフィグレーションヘッダ部はもともとコンフィグレーションデータとは何の関係もないデータであり、本発明を実現させるうえで、メーカ毎に異なるフォーマットを持つコンフィグレーションデータを同じレイヤで扱うために、後から付加したものである。

コンフィグレーションヘッダ部のスタートキーのデータの組み合わせは任意であるが、各コンフィグレーションデータの先頭を正しく認識させる必要があるので、コンフィグレーションデータ部中には発生しないデータの連続であることが望ましい。

また、ＦＰＧＡデータ分配機能部３においてシーケンス種別情報を識別するための回路の回路構成を簡単にするのであればスタートキーも各ＦＰＧＡごとに用意するのではなく、全て同一のスタートキーとするのがよい。本実施形態では、仮に“４０４Ｅ４５４３”というスタートキーとする。

シーケンス種別情報は、上述したようにコンフィグレーションデータの格納順番を表し、コンフィグレーションデータの経路を決定づける役割を持っている。本実施形態では、３つの経路を持つために最低３つのシーケンス種別が必要になる。仮に経路１のシーケンス種別を“１”とし、以下順番に経路２はシーケンス種別を“２”とし、経路３はシーケンス種別を“３”とする。

また、本実施形態ではシーケンス種別を１バイトの情報で表しているため、使い方により経路の数を変更することができる。例えば、１バイトは１０進数に換算すると０から２５５の２５６種類の数字の組み合わせを持つため、２５６個の経路を持つことが可能であり、また、別の例で１バイトは８ビットであるため、各１ビットを経路に対応させて８個までの経路を区別させることもできる。

メーカ種別情報は、ＦＰＧＡを製造したメーカを表し、例えば図３のような対応表が存在する。本実施形態では３メーカのＦＰＧＡを使用するものと仮定して、００（ｈｅｘ）をＡ社、０１（ｈｅｘ）をＢ社、０２（ｈｅｘ）をＣ社としている。また、ＦＰＧＡ４ａはＡ社製、ＦＰＧＡ４ｂはＢ社製、ＦＰＧＡ４ｃはＣ社製とする。

次に、図４を用いて、図１中のＦＰＧＡデータ分配機能部３の構成について説明する。ＦＰＧＡデータ分配機能部３は、図４に示されるように、不揮発性メモリアクセス制御部として機能するＦＲＯＭアクセス制御部１００と、シーケンス識別部１０１と、第１から第３のメーカ種別識別部１０２、１０３、１０４と、第１から第３のＦＰＧＡインタフェース部１０５、１０６、１０７と、コンフィグレーション完了検出部１０８とから構成される。

ＦＲＯＭアクセス制御部１００は、起動時にＦＲＯＭ１に格納されたコンフィグレーションデータを読み出し、コンフィグレーションデータの設定が正常に終了したことを通知されるとＦＲＯＭ１へのアクセスを中止する機能およびＣＰＵ２からＦＲＯＭ１へのアクセスを可能とするバスブリッジ機能を持つ。

シーケンス識別部１０１は、ＦＲＯＭアクセス制御部１００から読み出されたコンフィグレーションデータのコンフィグレーションヘッダ部からシーケンス種別を識別し、受け取ったコンフィグレーションデータを識別されたシーケンス種別に基づいた経路に出力する。

メーカ種別識別部１０２、１０３、１０４は、シーケンス識別部１０１により各経路毎に出力されたコンフィグレーションデータのコンフィグレーションヘッダ部からメーカ種別を識別し、コンフィグレーションヘッダ部を取り除いた後のコンフィグレーションデータを、識別したメーカ種別の認識結果とともに出力する。

ＦＰＧＡインタフェース部１０５、１０６、１０７は、複数のメーカのＦＰＧＡインタフェースに対応しており、メーカ種別識別部１０２、１０３、１０４からのメーカ種別の認識結果に基づいて、メーカ識別部１０２、１０３、１０４からのコンフィグレーションデータをそれぞれのメーカ固有のインタフェースにのせかえて出力する。

コンフィグレーション完了検出部１０８は、各ＦＰＧＡ４ａ〜４ｃから出力されるコンフィグレーション状態信号を監視することにより、各ＦＰＧＡ４ａ〜４ｃのコンフィグレーション状態を監視してＦＲＯＭアクセス制御部１００に通知する。

なお、メーカ種別識別部１０２、１０３、１０４とＦＰＧＡインタフェース部１０５、１０６、１０７は使用するＦＰＧＡの数に応じて経路が増える構成であり、本実施形態では３個のＦＰＧＡを使用しているため、３つの経路を有している。

次に、本発明の実施形態の動作を図面を参照して詳細に説明する。

先ず、本実施形態のコンピュータシステムにおける全体動作を図１を参照して説明する。図１において、起動時にＦＰＧＡデータ分配機能部３はＦＲＯＭ１に格納されているＦＰＧＡ４ａからＦＰＧＡ４ｃまでのコンフィグレーションデータを読み出し、各コンフィグレーションデータのヘッダ部からメーカ情報を検出して、ＦＰＧＡ４ａからＦＰＧＡ４ｃのそれぞれに決まったインタフェースでコンフィグレーションデータを出力し、ＦＰＧＡ４ａからＦＰＧＡ４ｃのコンフィグレーションを実施する。

次に、ＦＰＧＡデータ分配機能部３の動作を図４を参照して説明する。図４において、ＦＲＯＭアクセス制御部１００は起動時にＦＲＯＭ１をリードして、ＦＲＯＭ１から格納されているコンフィグレーションデータを読み出し、シーケンス識別部１０１にコンフィグレーションデータを送る。このとき、ＦＲＯＭアクセス制御部１００はＦＲＯＭ１内のメモリ構成を気にせずにリードアクセスをして、コンフィグレーション完了検出部１０８がコンフィグレーション完了を認識したらＦＲＯＭ１へのアクセスを停止する。

シーケンス識別部１０１では、ＦＲＯＭアクセス制御部１００でＦＲＯＭ１内のメモリ構成を意識しないで読み出してくるため、コンフィグレーションデータの先頭を認識する必要がある。そのために、シーケンス識別部１０１においては、まず特殊な連続データであるスタートキー（４０４Ｅ４５４３）の検出を行う。スタートキーの検出後、コンフィグレーションヘッダ部を認識すると、次にシーケンス種別を検出し、シーケンス種別が“１”であれば経路１側にコンフィグレーションデータを送信する。つまり、本実施形態ではＦＰＧＡａ用のコンフィグレーションデータは経路１に、ＦＰＧＡ４ｂ用のコンフィグレーションデータは経路２に、ＦＰＧＡ４ｃ用のコンフィグレーションデータは経路３に、それぞれ出力される。

第１から第３のメーカ種別識別部１０２、１０３、１０４へ送信されたコンフィグレーションデータは、コンフィグレーションヘッダ部とコンフィグレーションデータ部に分解され、コンフィグレーションデータ部のみが第１から第３のＦＰＧＡインタフェース部１０５、１０６、１０７にそれぞれ送られる。第１から第３のメーカ種別識別部１０２、１０３、１０４は、データの分解の他にメーカ種別を識別し、第１から第３のＦＰＧＡインタフェース部１０５、１０６、１０７に通知する。

第１から第３のＦＰＧＡインタフェース部１０５、１０６、１０７は複数のメーカのＦＰＧＡインタフェースに対応しており、メーカ種別識別部１０２、１０３、１０４から受け取ったメーカ種別にあわせたインタフェースでコンフィグレーションデータ部を出力する。

本実施形態では、経路１を通るＦＰＧＡａ用のコンフィグレーションデータは、第１のメーカ種別識別部１０２でコンフィグレーションヘッダ部とコンフィグレーションデータ部に分解され、第１のＦＰＧＡインタフェース部１０５に送られる。また、第１のメーカ種別識別部１０２では、ＦＰＧＡ４ａがＡ社製であることをコンフィグレーションヘッダ部のメーカ種別から認識し、Ａ社用のインタフェースを準備するように第１のＦＰＧＡインタフェース部１０５に通知し、第１のＦＰＧＡインタフェース部１０５はＦＰＧＡ４ａ用のコンフィグレーションデータ部をＡ社用のインタフェースに準じて送信する。

同様に、経路２ではＦＰＧＡ４ｂがＢ社であることを第２のメーカ種別識別部１０６が認識し、第２のＦＰＧＡインタフェース部１０６がＢ社用のインタフェースでＦＰＧＡ４ｂ用のコンフィグレーションデータ部を出力し、経路３ではＦＰＧＡ４ｃがＣ社であることを第３のメーカ種別識別部１０７が認識し、第３のＦＰＧＡインタフェース部１０７がＣ社用のインタフェースでＦＰＧＡ４ｃ用のコンフィグレーションデータ部を出力する。

コンフィグレーション完了検出部１０８は、各ＦＰＧＡから出力されているコンフィグレーション状態信号をモニタしており、全てのＦＰＧＡのコンフィグレーションが正常に終了したら、ＦＲＯＭアクセス制御部１００に通知しＦＲＯＭ１へのアクセスを停止させる。また、コンフィグレーション完了検出部１０８はＦＲＯＭアクセス制御部１００に対し、各ＦＰＧＡのコンフィグレーション状態を通知しているため、ＣＰＵ２はＦＲＯＭアクセス制御部１００を介して、各ＦＰＧＡのコンフィグレーション状態を監視することができる。

また、ＦＰＧＡデータ分配機能部３はＦＲＯＭ１とＣＰＵ２のバスを接続するバスブリッジ機能を持つため、ＣＰＵ２からＦＲＯＭ１へのアクセスが可能であり、かつ各コンフィグレーションデータはＦＲＯＭ１内ではセクタを意識して格納されているため、ＣＰＵ２は各々のコンフィグレーションデータの消去および書き込みが可能となる。そのため、ＦＲＯＭ１に格納されているコンフィグレーションデータの変更が必要なときには、ＣＰＵ２は、ＦＰＧＡデータ分配機能部３のバスブリッジ機能を使用して、ＦＲＯＭ１へアクセスしてコンフィグレーションデータを変更することが可能である。

本実施形態のコンピュータシステムによれば、ＦＰＧＡデータ分配機能部３のシーケンス識別部１０１は、コンフィグレーションヘッダ部に用意したスタートキーを検出することで、コンフィグレーションデータの先頭を認識できるため、メーカを意識せずにデータを格納することが可能となる。そのため、異なるメーカのコンフィグレーションデータを１つのＦＲＯＭ１で管理することができる。

また、本実施形態のコンピュータシステムによれば、コンフィグレーションヘッダ部に用意されたメーカ種別情報にてメーカ種別を区別することができるため、コンフィグレーション用のインタフェースをコンフィグレーションデータに応じてあわせることができる。そのため、異なるメーカのＦＰＧＡを１つのシステムで同時に使用した場合でも、ＦＰＧＡ毎に価格の高い専用のメモリを用意することなく、価格の安いＦＲＯＭにコンフィグレーションデータを格納できる。そのため、回路構成を複雑にすることなく原価低減を図ることもできる。

さらに、本実施形態のコンピュータシステムによれば、セクタイレーズタイプのＦＲＯＭ１にセクタ構成を意識してコンフィグレーションデータを格納しているため、ＣＰＵ２からの消去および書き込みがデータ毎にできる。そのため、ＦＰＧＡのコンフィグレーションデータをそれぞれ独立して変更、消去、書き換え等の操作をすることができる。

（第２の実施形態）
次に、本発明の第２の実施形態のコンピュータシステムについて説明する。

本実施形態におけるコンフィグレーションデータの構成を図５に示す。本実施形態におけるコンフィグレーションデータは、図２に示した第１の実施形態におけるコンフィグレーションデータに対して、コンフィグレーションヘッダ部にさらに１バイトのバージョン情報が追加された構成となっている。

例えば、最初に作成したコンフィグレーションデータを１版とするときには、バージョン情報は“０１（ｈｅｘ）”とし、新たな機能が追加となったコンフィグレーションデータは２版と管理し、バージョン情報を“０２（ｈｅｘ）”とする。ＦＲＯＭアクセス制御部１００のバスブリッジ機能により、ＣＰＵ２からＦＲＯＭ１へのアクセスが可能であることから、コンフィグレーションデータのバージョン情報を意識した保守監視が可能となる。例えば、運用中にＣＰＵ２からＦＲＯＭ１にアクセスしてＦＰＧＡａ用コンフィグレーションデータのヘッダ部分のバージョン情報を確認し、仮にバージョン情報が古いものだと判明したら、最新のコンフィグレーションデータを書き込むことができる。従って、本実施形態を使用することでデータ上での保守監視が容易に行えるようになるという新たな効果が生まれる。

上記第１および第２の実施形態では、コンフィグレーションデータが格納されるメモリとしてＦＲＯＭ１を使用する場合を用いて説明したが、本発明はこれに限定されるものではなく、電源を切っても記憶内容を保持することができる他の不揮発性メモリを使用した場合でも同様に本発明を適用することができるものである。

本発明の第１の実施形態のコンピュータシステムの構成を示すブロック図である。本発明のコンフィグレーションデータの構成を示す図である。本発明のメーカ種別とメーカの関係を示す図である。図１中のＦＰＧＡデータ分配機能部３の構成を示すブロック図である。本発明の第２の実施形態におけるコンフィグレーションデータの構成を表す図である。

符号の説明

１フラッシュメモリ（ＦＲＯＭ）
２ＣＰＵ
３ＦＰＧＡデータ分配機能部
４ａ、４ｂ、４ｃＦＰＧＡ
１００ＦＲＯＭアクセス制御部
１０１シーケンス識別部
１０２第１のメーカ種別識別部
１０３第２のメーカ種別識別部
１０４第３のメーカ種別識別部
１０５第１のＦＰＧＡインタフェース部
１０６第２のＦＰＧＡインタフェース部
１０７第３のＦＰＧＡインタフェース部
１０８コンフィグレーション完了検出部

Claims

コンフィグレーションデータの設定の際のインタフェースが異なる複数のＦＰＧＡを備えたコンピュータシステムであって、
メーカ種別情報と前記コンフィグレーションデータの格納順番を示すシーケンス種別情報とを含むコンフィグレーションヘッダ部が付加された複数のコンフィグレーションデータが格納されている不揮発性メモリと、
前記不揮発性メモリに格納されているコンフィグレーションデータをそれぞれ読み出し、読み出したコンフィグレーションデータのコンフィグレーションヘッダ部に含まれる前記メーカ種別情報から当該コンフィグレーションデータのメーカ種別を識別し、読み出した該コンフィグレーションデータを識別したメーカ種別に応じたインタフェースで出力するＦＰＧＡデータ分配機能部と、
前記ＦＰＧＡデータ分配機能部から出力されたコンフィグレーションデータをダウンロードして起動する、メーカの異なる複数のＦＰＧＡと、
を備えたコンピュータシステム。
前記ＦＰＧＡデータ分配機能部が、
前記不揮発性メモリに格納されたコンフィグレーションデータを読み出す不揮発性メモリアクセス制御部と、
前記不揮発性メモリアクセス制御部により読み出されたコンフィグレーションデータのコンフィグレーションヘッダ部からシーケンス種別を識別し、受け取ったコンフィグレーションデータを識別されたシーケンス種別に基づいた経路に出力するシーケンス識別部と、
前記シーケンス識別部により各経路毎に出力されたコンフィグレーションデータのコンフィグレーションヘッダ部からメーカ種別を識別し、コンフィグレーションヘッダ部を取り除いた後のコンフィグレーションデータを、識別したメーカ種別の認識結果とともに出力する、前記経路毎に設けられた複数のメーカ種別識別部と、
前記各メーカ種別識別部からのメーカ種別の認識結果に基づいて、前記メーカ種別識別部からのコンフィグレーションデータをそれぞれのメーカ固有のインタフェースで出力する、前記経路毎に設けられた複数のＦＰＧＡインタフェース部と、
を備えた請求項１記載のコンピュータシステム。
前記不揮発性メモリが、セクタイレーズタイプのフラッシュメモリであり、
前記不揮発性メモリアクセス制御部は、前記不揮発性メモリとＣＰＵのバスを接続するためのバスブリッジ機能を備えている請求項２記載のコンピュータシステム。
前記コンフィグレーションヘッダ部には、当該コンフィグレーションデータのバージョン情報が含まれている請求項１から３のいずれか１項記載のコンピュータシステム。
コンフィグレーションデータをＦＰＧＡに設定するためのコンフィグレーションデータ設定方法であって、
メーカ種別情報と前記コンフィグレーションデータの格納順番を示すシーケンス種別情報とを含むコンフィグレーションヘッダ部が付加されたコンフィグレーションデータが格納されている不揮発性メモリから、格納されているコンフィグレーションデータをそれぞれ読み出す第１のステップと、
読み出した該コンフィグレーションデータのコンフィグレーションヘッダ部に含まれる前記メーカ種別情報から当該コンフィグレーションデータのメーカ種別を識別する第２のステップと、
読み出した該コンフィグレーションデータを識別したメーカ種別に応じたインタフェースで、メーカの異なる複数のＦＰＧＡにそれぞれ出力する第３のステップと、
を備えたコンフィグレーションデータ設定方法。
前記第２および第３のステップが、
不揮発性メモリから読み出された前記コンフィグレーションデータの前記コンフィグレーションヘッダ部からシーケンス種別を識別し、受け取ったコンフィグレーションデータを識別されたシーケンス種別に基づいた経路に出力するステップと、
各経路毎に出力された前記コンフィグレーションデータのコンフィグレーションヘッダ部からメーカ種別を識別し、前記コンフィグレーションヘッダ部を取り除いた後のコンフィグレーションデータを、識別したメーカ種別の認識結果とともに対応する経路に出力するステップと、
前記メーカ種別の認識結果に基づいて、前記コンフィグレーションデータを、前記経路毎に設けられた、それぞれのメーカ固有のインタフェースで出力するステップと、
を備えている請求項５記載のコンフィグレーションデータ設定方法。
前記コンフィグレーションヘッダ部には、当該コンフィグレーションデータのバージョン情報が含まれている請求項５または６記載のコンフィグレーションデータ設定方法。