JP4432973B2 - 積層セラミック電子部品の製造方法 - Google Patents

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Description

本発明は、積層セラミック電子部品、特に、インダクタやインピーダンス素子などの積層セラミック電子部品の製造方法に関する。
従来より、この種の積層セラミック電子部品として、特許文献１に記載のものが知られている。この電子部品は、コイル形成用導体を設けたセラミックシートを積層し、各コイル形成用導体の端部に形成されたパッド（ランド）をビアホールを介して順次接続することにより螺旋状のコイルを形成している。
すなわち、図６に示すように、ビアホール用穴を形成したセラミックシート５０の表面に、コイル形成用導体５１をスクリーン印刷法で形成すると同時に、ビアホール用穴を導電ペーストで充填してビアホール６０を形成する。コイル形成用導体５１は、層間接続のためのビアホール６０を設けた第１のランド５１ａとビアホール６０を受ける第２のランド５１ｂとを有している。
ここで、スクリーン印刷の条件を、ビアホール用穴が設けられた位置に形成される第１のランド５１ａに合わせるか、または、ビアホール用穴がない第２のランド５１ｂに合わせるかによって、他方のランドでは印刷不良や充填不良が起こり易いという問題があった。
例えば、図７に示すように、第２のランド５１ｂがカスレないように形成するため、スクリーン印刷版６６の導電ペースト５５の透過量を大きくすると、ビアホール用穴内への導電ペースト５５の充填が多くなり過ぎて、セラミックシート５０の裏面への導電ペースト５５の突出を招く。逆に、ビアホール用穴内への導電ペースト５５の充填量を適正化すると、ビアホール用穴がない第２のランド５１ｂにカスレが発生し易くなる。これは、スクリーン印刷の特性上、ランド形状が同一であっても、ビアホール用穴の有無により導電ペースト５５のスクリーン印刷版６６からの透過量が異なるためである。
この過充填によるセラミックシート５０の裏面への導電ペースト５５の突出を防止するために、図８に示すように、キャリアフィルム５２で裏打ちしたセラミックシート５０を使用することが考えられる。しかし、キャリアフィルム５２の使用は製造コストの上昇を招くという新たな問題が生じる。
特開２００４−８７５９６号公報
そこで、本発明の目的は、セラミックシートをキャリアフィルムで裏打ちすることなく、ビアホールの適正充填とランドのカスレ防止を両立することが可能な積層セラミック電子部品の製造方法を提供することにある。
前記目的を達成するため、本発明に係る積層セラミック電子部品の製造方法は、ビアホール用穴を形成したセラミックシートの表面に、一端に第１のランド、他端に第２のランドを有するコイル導体パターンを導電体にてスクリーン印刷するとともに、第１のランドに接続されるビアホール用穴に該導電体をスクリーン印刷にて同時に充填する印刷工程と、
一のセラミックシートに設けられた第１のランドと他のセラミックシートに設けられた第２のランドとが、一のセラミックシートに設けられたビアホールを介して電気的に接続されるように、複数のセラミックシートを積層して積層体を得る工程と、
を備えた積層セラミック電子部品の製造方法であって、
前記印刷工程におけるセラミックシートはキャリアフィルムによる裏打ちのない状態で印刷され、第１のランドはビアホール用穴よりも大きく、第２のランドは第１のランドより大きいこと、
を特徴とする。
本発明によれば、スクリーン印刷の際にカスレの発生し易いビアホールを受ける第２のランドの形状を大きくしているので、第２のランドを形成するための導電ペーストの吐出量が増え、ビアホールの適正充填と第２のランドのカスレ防止を両立することができる。この結果、信頼性および生産性に優れた積層セラミック電子部品が得られる。
特に、第２のランドの面積を第１のランドの面積に対して１．１０倍以上とすることで、第２のランドのカスレを防止して静電放電の不具合を確実に抑えるとともに積層ズレを防止することができる。また、２．２５倍以下とすることで、インダクタンス値の低下を抑えることができる。
以下に、本発明に係る積層セラミック電子部品の製造方法の実施例について添付図面を参照して説明する。以下の実施例では、積層インダクタを例にして説明するが、積層インピーダンス素子や積層ＬＣ複合部品などであってもよい。
図１に示すように、積層インダクタ１は、コイル導体パターン３〜７や引出し電極８，９やビアホール１５をそれぞれ設けたセラミックグリーンシート２と、予め導体パターンを設けない外層用セラミックグリーンシート２ａ等で構成されている。
セラミックグリーンシート２，２ａは、以下の方法で製作した。フェライトの原料粉末ＮｉＯ、ＣｕＯ、ＺｎＯ、Ｆｅ2Ｏ3などの各種原料粉末をボールミルなどにより湿式混合し、スプレードライヤーなどにより乾燥した後、仮焼した。得られたフェライト粉末を、溶剤に分散させてセラミックスラリを調整し、これをドクターブレード法により成形し、長尺のセラミックグリーンシートを得た。この長尺のセラミックグリーンシートを所定の大きさに打ち抜き、必要に応じてビアホール用穴を形成してセラミックグリーンシート２を作製した。
次に、セラミックグリーンシート２のそれぞれにスクリーン印刷法によって、コイル導体パターン３〜７および引出し電極８，９が形成されると同時に、ビアホール用穴に導電ペーストが充填され、ビアホール１５が形成される。スキージの方向は、例えば、コイル導体パターンに対して図２に示す方向とした。このとき、ビアホール用穴を形成したセラミックグリーンシート２は、キャリアフィルムによる裏打ちのない状態で、コイル導体パターン３〜７等が印刷されると同時に、ビアホール１５が形成される。
すなわち、図２に示したセラミックグリーンシート２の表面には、導電ペーストにて、第１のランド４ａがビアホール用穴を覆うように印刷されるとともに、該ビアホール用穴に導電ペーストが充填される。従って、コイル導体パターン４は、層間接続のためのビアホール１５を設けた第１のランド４ａとビアホール１５を受ける第２のランド４ｂの２種類のランドを両端に有している。そして、第２のランド４ｂの径が第１のランド４ａの径より大きく形成されている。
つまり、コイル導体パターン３〜７は、層間接続のためのビアホール１５を設けた第１のランド３ａ〜６ａと、ビアホール１５を受ける第２のランド４ｂ〜７ｂとの２種類のランドを有している。そして、第２のランド４ｂ〜７ｂの径が第１のランド３ａ〜６ａの径より大きい。
また、コイル導体パターン３の引出し部はシート２の左辺に形成された引出し電極８に接続している。コイル導体パターン７の引出し部はシート２の右辺に形成された引出し電極９に接続している。
各セラミックグリーンシート２は積み重ねられ、さらに、上下に外層用セラミックグリーンシート２ａが配置された後、１０００ｋｇｆ／ｃｍ2で圧着して積層体ブロックとする。これにより、各コイル用導体パターン３〜７がビアホール１５により電気的に接続され、螺旋状コイルが形成される。導体パターンの接続状態は、一例として図３に示すように、シート２（ｘ）に設けられた第１のランド４ａと下層のシート２（ｙ）に設けられた第２のランド５ｂとが、シート２（ｘ）に設けられたビアホール１５を介して電気的に接続された状態にある。
前記積層体ブロックは所定のサイズにカットされた後、脱脂処理が施され、８７０℃で一体的に焼成される。これにより、図４に示す積層体２０とされる。
次に、積層体２０の両端部に導電ペーストを塗布し、８５０℃で焼き付けすることにより外部電極２１，２２を形成する。外部電極２１は引出し電極８に電気的に接続され、外部電極２２は引出し電極９に電気的に接続されている。
以上の構成からなる積層インダクタ１は、スクリーン印刷の際にカスレの発生し易いビアホール１５を受ける第２のランド４ｂ，５ｂ，６ｂ，７ｂの形状を大きくしているので、第２のランド４ｂ〜７ｂを形成するための導電ペーストの吐出量が増える。従って、スクリーン印刷の条件を、ビアホール用穴が設けられた位置に形成される第１のランド３ａ〜６ａに合わせて、ビアホール用穴内への導電ペーストの充填量を適正化しても、第２のランド４ｂ〜７ｂにカスレが発生し難くなる。つまり、ビアホール１５の適正充填と第２のランド４ｂ〜７ｂのカスレの防止を両立することができる。この結果、信頼性および生産性に優れた積層インダクタ１が得られる。
表１は、得られた積層インダクタ１を評価した結果（実施例１）を示す表である。ビアホール１５の径は１６０μｍ、第１のランド３ａ，４ａ，５ａ，６ａの径は２００μｍ、第２のランド４ｂ，５ｂ，６ｂ，７ｂは２４０μｍとした。比較のために、表１には、図６に示したコイル導体パターン５１を有する従来の積層インダクタの評価結果も併せて記載している。従来の積層インダクタのビアホール６０を設けた第１のランド５１ａとビアホール６０を受ける第２のランド５１ｂは、共に２００μｍの場合（比較例１）、並びに、共に２４０μｍの場合（比較例２）とした。インダクタンス値はサンプル数３０の平均値であり、静電放電試験はサンプル数３０に±３０ｋＶの電圧を正負１０回ずつ、０．１ｓｅｃ間隔で放電ガンを用いて接触放電を行ったときの不合格数である。最大積層ズレ量は、積層インダクタの垂直断面を顕微鏡で拡大して構造解析を行うことによって求めた。
Figure 0004432973
比較例１において静電放電試験で不合格になった原因を調査したところ、第２のランド５１ｂの印刷欠陥（印刷カスレ）が原因であることがわかった。また、比較例２において積層ズレが大きくなっている原因を調査したところ、印刷時のビアホール用穴への導電ペースト充填量が多すぎて、セラミックグリーンシートの裏面に導電ペーストが突出し、積層ズレが発生していることがわかった。
また、図５に示すように、第２のランド３４ｂの径を第１のランド３４ａの径とほぼ等しくし、第２のランド３４ｂを第１のランドの投影領域から、コイル導体パターンの投影領域に延在させているコイル導体パターン３４を用いてもよい。これにより、コイル導体パターンによって形成される螺旋状コイルの平面視形状が、従来の積層インダクタの螺旋状コイルと同等になり、コイル内面積が変化しないためインダクタンス値や高周波特性の変化がなくなる。
表２は、図５に示したコイル導体パターン３４を有する積層インダクタを評価した結果（実施例２）を示す表である。ここで、第２のランド３４ｂの径を第１のランド３４ａの径と等しくし、第２のランド３４ｂを第１のランドの投影領域から、コイル導体パターンの投影領域に（言い換えると、積層方向投影時に隠れる方向に）Ｌ＝１００μｍ延在させている。この評価実験では、粘度１００Ｐａ・ｓの導電ペーストをオープニング率６０％の印刷版を用いてスクリーン印刷した。
比較のために、表２には、図２に示したコイル導体パターン４を有する積層インダクタ１の評価結果（前記実施例１）、並びに、図６に示したコイル導体パターン５１を有する従来の積層インダクタの評価結果（前記比較例１）も併せて記載している。
Figure 0004432973
実施例１の積層インダクタ１の場合は、第２のランド４ｂ〜７ｂの径を大きくしているため、コイル内面積が小さくなり、従来よりインダクタンス値が若干低下しているが、実施例２の積層インダクタの場合はインダクタンス値は殆ど変化がない。
次に、表３には、第１のランドと第２のランドをそれぞれの直径（面積）を変化させた試料１〜７の評価結果を示す。評価試験の内容は前記表１，２での試験と同様である。試料１〜５では、第１のランドの直径２００μｍに対して第２のランドの直径を２０５，２１０，２２０，３００，３２０μｍと異ならせて試作した。試料２〜４では、静電試験に合格し、インダクタンス値も好ましく、積層ズレ量も小さい。一方、試料１（面積比１．０５）では、印刷欠陥（印刷カスレ）が生じて静電放電試験では不合格になるものが生じた。試料５（面積比２．５６）では、第２のランドが大きくなってインダクタンス値が低下していた。
また、試料６，７では、第２のランドの直径２２０μｍに対して第１のランドの直径を２１０，２１５μｍと異ならせて試作した。試料６では好ましい評価が得られたのに対して、試料７では、第１のランドに形成されたビアホール用穴への導電ペーストの充填量が多く、積層ズレが大きくなった。
Figure 0004432973
なお、本発明は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。
以上のように、本発明は、インダクタやインピーダンス素子などの積層セラミック電子部品の製造方法に有用であり、特に、セラミックシートをキャリアフィルムで裏打ちすることなく、ビアホールの適正充填とランドのカスレ防止を両立できる点で優れている。
本発明に係る積層セラミック電子部品の一実施例を示す分解斜視図。 図１に示した内部導体パターンを示す平面図。 図１に示した積層セラミック電子部品の積層状態の要部を示す断面図。 図１に示した積層セラミック電子部品の外観斜視図。 図１に示した内部導体パターンの変形例を示す平面図。 従来の積層セラミック電子部品の内部導体パターンを示す平面図。 従来の積層セラミック電子部品の製造方法を示す説明図。 従来の積層セラミック電子部品の別の製造方法を示す説明図。
１…積層インダクタ
２…セラミックグリーンシート
３〜７，３４…コイル導体パターン
３ａ〜６ａ，３４ａ…第１のランド
４ｂ〜７ｂ，３４ｂ…第２のランド
１５…ビアホール
２０…積層体

Claims (3)

  1. ビアホール用穴を形成したセラミックシートの表面に、一端に第１のランド、他端に第２のランドを有するコイル導体パターンを導電体にてスクリーン印刷するとともに、第１のランドに接続されるビアホール用穴に該導電体をスクリーン印刷にて同時に充填する印刷工程と、
    一のセラミックシートに設けられた前記第１のランドと他のセラミックシートに設けられた前記第２のランドとが、一のセラミックシートに設けられた前記ビアホールを介して電気的に接続されるように、複数のセラミックシートを積層して積層体を得る工程と、
    を備えた積層セラミック電子部品の製造方法であって、
    前記印刷工程におけるセラミックシートはキャリアフィルムによる裏打ちのない状態で印刷され、前記第１のランドは前記ビアホール用穴よりも大きく、前記第２のランドは前記第１のランドより大きいこと、
    を特徴とする積層セラミック電子部品の製造方法。
  2. 前記第２のランドは、前記第１のランドの投影領域から、前記コイル導体パターンの投影領域に延在していることを特徴とする請求項１に記載の積層セラミック電子部品の製造方法。
  3. 前記第２のランドの直径は２００〜３２０μｍの範囲であり、前記第２のランドの面積は前記第１のランドの面積に対して１．１０〜２．２５倍であることを特徴とする請求項１又は請求項２に記載の積層セラミック電子部品の製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI394030B (zh) * 2006-12-22 2013-04-21 Foxconn Tech Co Ltd 散熱模組及採用該散熱模組之電子裝置
CN101207972B (zh) * 2006-12-22 2010-05-19 鸿富锦精密工业（深圳）有限公司 一种电路板及使用其的感光装置
JP2009212255A (ja) * 2008-03-04 2009-09-17 Tdk Corp コイル部品及びその製造方法
DE102012005831A1 (de) * 2012-03-22 2013-09-26 Giesecke & Devrient Gmbh Substrat für einen portablen Datenträger
CN103387388B (zh) * 2012-05-07 2015-08-26 深圳振华富电子有限公司 铁氧体材料、小型大电流叠层片式宽频磁珠和其制备方法
JP6030512B2 (ja) * 2013-07-09 2016-11-24 東光株式会社 積層型電子部品
DE102014112365A1 (de) * 2014-08-28 2016-03-03 Epcos Ag Verfahren zur Herstellung eines Mehrschichtsubstrats und Mehrschichtsubstrat
US10432152B2 (en) * 2015-05-22 2019-10-01 Nxp Usa, Inc. RF amplifier output circuit device with integrated current path, and methods of manufacture thereof
CN107452463B (zh) 2016-05-31 2021-04-02 太阳诱电株式会社 线圈部件
JP6922871B2 (ja) * 2018-09-28 2021-08-18 株式会社村田製作所 インダクタ部品およびインダクタ部品の製造方法
CN109103001A (zh) * 2018-10-10 2018-12-28 深圳市麦捷微电子科技股份有限公司 一种新型结构叠层片式电感器

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3812442A (en) * 1972-02-29 1974-05-21 W Muckelroy Ceramic inductor
US3781596A (en) * 1972-07-07 1973-12-25 R Galli Semiconductor chip carriers and strips thereof
US4036550A (en) * 1973-08-16 1977-07-19 Intel Corporation Liquid crystal display
JPS5328266A (en) * 1976-08-13 1978-03-16 Fujitsu Ltd Method of producing multilayer ceramic substrate
JPS57184296A (en) * 1981-05-09 1982-11-12 Hitachi Ltd Ceramic circuit board
US4591411A (en) * 1982-05-05 1986-05-27 Hughes Aircraft Company Method for forming a high density printed wiring board
GB2128406B (en) * 1982-09-08 1986-02-12 Standard Telephones Cables Ltd Electrical contact units
JPS60217621A (ja) 1984-04-13 1985-10-31 株式会社トーキン セラミツクグリ−ンシ−トの製造方法
US4521449A (en) * 1984-05-21 1985-06-04 International Business Machines Corporation Process for forming a high density metallurgy system on a substrate and structure thereof
JPS62138860A (ja) 1985-12-11 1987-06-22 Canon Inc 現像剤薄層形成方法及びそれを用いる現像装置
JPH0514490Y2 (ja) * 1987-09-10 1993-04-19
US4991283A (en) * 1989-11-27 1991-02-12 Johnson Gary W Sensor elements in multilayer ceramic tape structures
US5060116A (en) * 1990-04-20 1991-10-22 Grobman Warren D Electronics system with direct write engineering change capability
JPH05109924A (ja) * 1991-10-17 1993-04-30 Ngk Spark Plug Co Ltd 集積回路用パツケージ
US5315485A (en) * 1992-09-29 1994-05-24 Mcnc Variable size capture pads for multilayer ceramic substrates and connectors therefor
US5342999A (en) * 1992-12-21 1994-08-30 Motorola, Inc. Apparatus for adapting semiconductor die pads and method therefor
KR0179404B1 (ko) * 1993-02-02 1999-05-15 모리시타 요이찌 세라믹기판과 그 제조방법
US5910755A (en) * 1993-03-19 1999-06-08 Fujitsu Limited Laminate circuit board with selectable connections between wiring layers
KR100231356B1 (ko) * 1994-09-12 1999-11-15 모리시타요이찌 적층형 세라믹칩 인덕터 및 그 제조방법
JP3239231B2 (ja) * 1996-04-11 2001-12-17 日本特殊陶業株式会社 パッドを備えるセラミック基板、端子部材を備えるセラミック基板およびそれらの製造方法
DE69633728T2 (de) * 1996-06-17 2005-12-22 Toray Industries, Inc. Lichtempfendliche keramische grünfolie, keramische packung , verfahren zu deren herstellung sowie verwendung
US6329715B1 (en) * 1996-09-20 2001-12-11 Tdk Corporation Passive electronic parts, IC parts, and wafer
US5834994A (en) * 1997-01-17 1998-11-10 Motorola Inc. Multilayer lowpass filter with improved ground plane configuration
JP3173410B2 (ja) * 1997-03-14 2001-06-04 松下電器産業株式会社 パッケージ基板およびその製造方法
US6136458A (en) * 1997-09-13 2000-10-24 Kabushiki Kaisha Toshiba Ferrite magnetic film structure having magnetic anisotropy
JP3344956B2 (ja) * 1998-01-08 2002-11-18 日本特殊陶業株式会社 積層セラミック基板の製造方法
US6175727B1 (en) * 1998-01-09 2001-01-16 Texas Instruments Israel Ltd. Suspended printed inductor and LC-type filter constructed therefrom
JP2000082615A (ja) * 1998-07-06 2000-03-21 Tdk Corp インダクタ素子およびその製造方法
US6362716B1 (en) * 1998-07-06 2002-03-26 Tdk Corporation Inductor device and process of production thereof
EP1650865B1 (en) * 1998-10-27 2009-10-21 Murata Manufacturing Co., Ltd. Composite high frequency component and mobile communication device including the same
US6198374B1 (en) * 1999-04-01 2001-03-06 Midcom, Inc. Multi-layer transformer apparatus and method
US6448863B1 (en) * 1999-04-22 2002-09-10 Hitachi Metals, Ltd. Differential transmission cable and joint with specific distances
JP2001064077A (ja) * 1999-08-30 2001-03-13 Murata Mfg Co Ltd セラミック電子部品の製造方法
JP2001160636A (ja) * 1999-09-20 2001-06-12 Denso Corp 圧電素子
JP2001102957A (ja) * 1999-09-28 2001-04-13 Murata Mfg Co Ltd 複合高周波部品及びそれを用いた移動体通信装置
US6586682B2 (en) * 2000-02-23 2003-07-01 Kulicke & Soffa Holdings, Inc. Printed wiring board with controlled line impedance
JP2001320168A (ja) * 2000-03-02 2001-11-16 Murata Mfg Co Ltd 配線基板およびその製造方法、ならびにそれを用いた電子装置
JP2001284811A (ja) * 2000-03-29 2001-10-12 Murata Mfg Co Ltd 積層型セラミック電子部品およびその製造方法ならびに電子装置
US6767140B2 (en) * 2000-05-09 2004-07-27 National Semiconductor Corporation Ceramic optical sub-assembly for opto-electronic module utilizing LTCC (low-temperature co-fired ceramic) technology
KR100368025B1 (ko) * 2000-09-26 2003-01-15 삼성전자 주식회사 중심 지향성 솔더 볼 랜드 타입을 갖는 회로 기판 및 이를이용한 ｂｇａ 패키지
JP2002134545A (ja) * 2000-10-26 2002-05-10 Oki Electric Ind Co Ltd 半導体集積回路チップ及び基板、並びにその製造方法
JP2002208656A (ja) * 2001-01-11 2002-07-26 Mitsubishi Electric Corp 半導体装置
JP3680758B2 (ja) * 2001-04-20 2005-08-10 株式会社村田製作所 積層セラミック電子部品の製造方法
JP2003282327A (ja) * 2002-03-27 2003-10-03 Koa Corp 積層セラミックチップ部品およびその製造方法
US7155812B1 (en) * 2002-09-05 2007-01-02 Sandia Corporation Method for producing a tube
JP2004194240A (ja) * 2002-12-13 2004-07-08 Murata Mfg Co Ltd ３分波・合波器
US6975271B2 (en) * 2003-02-26 2005-12-13 Matsushita Electric Industrial Co., Ltd. Antenna switch module, all-in-one communication module, communication apparatus and method for manufacturing antenna switch module
US7088008B2 (en) * 2003-03-20 2006-08-08 International Business Machines Corporation Electronic package with optimized circuitization pattern
DE102004016399B4 (de) * 2003-03-27 2013-06-06 Kyocera Corp. Hochfrequenzmodul und Funkvorrichtung
US20050040905A1 (en) * 2003-05-29 2005-02-24 Kyocera Corporation Temperature-compensated crystal oscillator
TW200520201A (en) * 2003-10-08 2005-06-16 Kyocera Corp High-frequency module and communication apparatus
JP4211591B2 (ja) * 2003-12-05 2009-01-21 株式会社村田製作所 積層型電子部品の製造方法および積層型電子部品
JP2005191191A (ja) * 2003-12-25 2005-07-14 Tdk Corp 積層型チップインダクタ
US20060001149A1 (en) * 2004-06-30 2006-01-05 Victor Prokofiev Packaged substrate having variable width conductors and a variably spaced reference plane

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