JP4814976B2 - レジスト塗布処理方法及びレジストパターンの形成方法。 - Google Patents

レジスト塗布処理方法及びレジストパターンの形成方法。 Download PDF

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Description

本発明は、半導体ウェハ等の基板上にレジストを塗布するレジスト塗布処理方法及びそのレジスト塗布処理方法を含むレジストパターンの形成方法に関する。
半導体デバイスの製造においては、被処理基板である半導体ウェハ(以下、単に「ウェハ」という。)上に回路パターンを形成するためにフォトリソグラフィ技術が用いられている。フォトリソグラフィ技術を用いる回路パターンを形成するためには、ウェハ上にレジストを塗布してレジスト膜を形成し、このレジスト膜に光を照射して回路パターンに対応するようにレジスト膜を露光した後、これを現像処理するといった手順よりなるパターニング処理を行う。
半導体デバイスは近時、動作速度の向上等の観点から高集積化の傾向にあるため、フォトリソグラフィ技術においては、ウェハ上に形成される回路パターンの微細化が要求されている。そこで、45nmノードの高解像度を実現するフォトリソグラフィ技術として、ウェハと露光用の投影レンズの間に空気よりも高い屈折率を有する純水等の露光液を供給し、露光液の屈折率を利用して投影レンズからの投射光の波長を短くすることにより露光の線幅を細くする液浸露光が提案されている。しかし、液浸露光処理のみで45nmノードの高解像度を実現するには、解決すべき課題が多い。従って、45nmノードの高解像度を実現するためには、液浸露光の技術を、レジスト塗布、露光、現像よりなるパターニング処理を2回行って微細パターンを形成するダブルパターニングと称する技術と組合せて行うことが検討されている。
ダブルパターニングは、ウェハ上に形成された被エッチング層をエッチングするための微細なレジストパターンを形成するために用いられる。すなわち、被エッチング層をエッチング処理するエッチング工程を行う前に、レジスト塗布、露光、現像よりなるフォトリソグラフィ技術によるパターニングを2回行う。1回目のレジスト塗布、露光、現像よりなる1回目のパターニングを行って、所定のピッチで配列する第1のレジストパターンを形成し、その後、2回目のレジスト塗布、露光、現像よりなる2回目のパターニングを行って、第1のレジストパターンのそれぞれのスペースに追加レジストパターンを追加する。これにより、第1のレジストパターン及び追加レジストパターンよりなり、所定のピッチの略半分のピッチを有する第2のレジストパターンを形成することができる。このとき、2回目のパターニングを行うために、第1のレジストパターンが形成され、段差が生じているウェハ上に2回目のレジスト塗布を行う必要がある(例えば特許文献1参照)。
特開2008−281825号公報
ところが、上記のレジスト塗布処理方法を用いて、1回目のパターニング処理が行われたウェハ上に2回目のレジスト塗布処理を行う場合、次のような問題があった。
1回目のパターニング処理が行われたウェハ上に2回目にレジストを塗布する場合、1回目のパターニング処理で形成された第1のレジストパターンの段差の形状により、2回目にレジストを塗布して形成するレジスト膜を平坦にすることができないという問題があった。レジスト膜を平坦にすることができなければ、露光の際に照射される光の光路の距離が第1のレジストパターンのそれぞれのスペースの中心側及び両端側で異なるため、2回目にパターニング処理されて形成されるパターンの線幅寸法が、設計通りの寸法にならなくなってしまう。
また、レジスト膜を平坦にすることができない結果として、2回目に塗布されたレジストの膜厚がウェハ面内で均一にならないという問題があった。レジストの膜厚がウェハ面内で均一にならない場合、2回目にパターニング処理されて形成されるパターンの線幅が面内で不均一になってしまう。
本発明は上記の点に鑑みてなされたものであり、ダブルパターニングの2回目のパターニング処理でレジストを塗布して形成するレジスト膜の膜厚を基板面内で均一にすることができるレジスト塗布処理方法及びそのレジスト塗布処理方法を含むレジストパターンの形成方法を提供することを目的とする。
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
第1の発明は、所定のピッチで配列した第1のレジストパターンのそれぞれのスペースに追加レジストパターンを追加することによって第2のレジストパターンを形成するために、前記第1のレジストパターンが形成された基板上に前記追加レジストパターンとなるレジストを塗布処理するレジスト塗布処理方法であって、前記基板上に、前記第1のレジストパターンの段差よりも小さい膜厚のレジストを塗布処理する塗布処理ステップと、塗布したレジストを熱処理する熱処理ステップとを含み、前記塗布処理ステップと前記熱処理ステップとを交互に複数回繰り返し、前記第1のレジストパターンの段差を前記レジストで埋めることを特徴とする。
第2の発明は、第1の発明に係るレジスト塗布処理方法において、2回目以降の前記塗布処理ステップにおいて、前記第1のレジストパターン上のレジストが溶解除去されることを特徴とする。
第3の発明は、第1又は第2の発明に係るレジスト塗布処理方法において、前記塗布処理ステップと前記熱処理ステップとを交互に2回繰り返すことを特徴とする。
第4の発明は、第3の発明に係るレジスト塗布処理方法において、1回目の前記塗布処理ステップで塗布されるレジストの膜厚が、前記第1のレジストパターンの段差の半分未満であることを特徴とする。
第5の発明は、第1から第4のいずれかの発明に係るレジスト塗布処理方法において、1回目の前記熱処理ステップにおける熱処理の温度が、2回目以降の前記熱処理ステップにおける熱処理の温度よりも低いことを特徴とする。
第6の発明は、所定のピッチで配列した第1のレジストパターンのそれぞれのスペースに追加レジストパターンを追加することによって第2のレジストパターンを形成するレジストパターンの形成方法であって、第1から第5のいずれかの発明に係るレジスト塗布処理方法を行って前記追加レジストパターンとなる追加レジスト膜を形成する追加レジスト膜形成ステップと、前記追加レジスト膜に露光、現像を行って前記追加レジストパターンを形成する追加レジストパターン形成ステップとを含むことを特徴とする。
第7の発明は、第6の発明に係るレジストパターンの形成方法において、基板上にレジストを塗布し、熱処理を行ってレジスト膜を形成するレジスト膜形成ステップと、前記レジスト膜に露光、現像を行って前記レジスト膜よりなるパターンを形成するパターン形成ステップと、前記レジスト膜よりなるパターン上に保護膜を形成することによって前記第1のレジストパターンを形成する保護膜形成ステップとを含むことを特徴とする。
本発明によれば、ダブルパターニングの2回目のパターニング処理でレジストを塗布して形成するレジスト膜の膜厚の基板面内での不均一性を低減することができる。
本発明の実施の形態に係るパターン形成装置の概略平面図である。 本発明の実施の形態に係るパターン形成装置の概略斜視図である。 本発明の実施の形態に係るパターン形成装置の塗布現像装置における第3処理ユニット群G3、第4処理ユニット群G4、第5処理ユニット群G5の構成を説明するための模式図である。 本発明の実施の形態に係るレジスト塗布処理方法を行うためのレジスト塗布装置ユニットCOTを示す断面図である。 本発明の実施の形態に係るレジスト塗布処理方法を行うためのレジスト塗布装置ユニットCOTを示す平面図である。 本発明の実施の形態に係るレジスト塗布処理方法を行うためのレジスト塗布装置ユニットCOTの制御系の構成を示す図である。 本発明の実施の形態に係るレジストパターンの形成方法及びレジスト塗布処理方法の各工程の手順を説明するためのフローチャートである。 本発明の実施の形態に係るレジストパターンの形成方法及びレジスト塗布処理方法の各ステップにおける基板表面の構造を模式的に示す断面図(その1)である。 本発明の実施の形態に係るレジストパターンの形成方法及びレジスト塗布処理方法の各ステップにおける基板表面の構造を模式的に示す断面図(その2)である。 本発明の実施の形態に係るレジスト塗布処理方法の各ステップにおける基板表面の構造を模式的に示す断面図である。 従来のレジスト塗布処理方法の各ステップにおける基板表面の構造を模式的に示す断面図である。 本発明の実施の形態の第1の変形例に係るレジスト塗布処理方法の各ステップにおける基板表面の構造を模式的に示す断面図である。 本発明の実施の形態の第2の変形例に係るレジスト塗布処理方法の各ステップにおける基板表面の構造を模式的に示す断面図である。 本発明の実施の形態の第3の変形例に係るレジストパターンの形成方法及びレジスト塗布処理方法の各工程の手順を説明するためのフローチャートである。 本発明の実施の形態の第3の変形例に係るレジストパターンの形成方法及びレジスト塗布処理方法の各ステップにおける基板表面の構造を模式的に示す断面図(その1)である。 本発明の実施の形態の第3の変形例に係るレジストパターンの形成方法及びレジスト塗布処理方法の各ステップにおける基板表面の構造を模式的に示す断面図(その2)である。
次に、本発明を実施するための形態について図面と共に説明する。
(実施の形態)
最初に、図1から図12を参照し、本発明の実施の形態に係るレジストパターンの形成方法及びレジスト塗布処理方法について説明する。
始めに、図1から図4を参照し、本発明の実施の形態に係るパターン形成方法を行うパターン形成装置について説明する。
図1は、本実施の形態に係るパターン形成装置の概略平面図であり、図2はその概略斜視図である。図3は、本実施の形態に係るパターン形成装置の塗布現像装置における第3処理ユニット群G3、第4処理ユニット群G4、第5処理ユニット群G5の構成を説明するための模式図である。
図1及び図2に示すように、パターン形成装置1は、半導体基板であるウェハWに所定のレジストパターンを形成するためのものであり、ウェハWにレジスト等を塗布し、かつ露光後の現像を行う塗布現像装置2と、ウェハWに露光処理を施す液浸露光装置である露光装置3とを備えている。塗布現像装置2は、ウェハWの搬送ステーションであるカセットステーション11と、ウェハWに所定の処理を施す複数の処理ユニットを有する処理ステーション12と、処理ステーション12及び露光装置3の間でウェハWを受け渡すためのインターフェイスステーション13とを備えている。カセットステーション11、処理ステーション12、インターフェイスステーション13及び露光装置3は、この順にパターン形成装置1の長さ方向(Y方向)に直列に配置されている。
カセットステーション11は、複数枚、例えば13枚のウェハWが収容されたウェハカセットCRを載置するカセット載置台11aと、カセット載置台11a上のウェハカセットCRと後述する処理ステーション12の第3処理ユニット群G3に設けられた受け渡しユニットTRS1との間でウェハWを搬送するためのウェハ搬送部11cとを有している。カセット載置台11a上には、ウェハカセットCRを位置決めするための位置決め部11bが、パターン形成装置1の幅方向(X方向)に複数、例えば5個設けられており、ウェハカセットCRは、その間口がウェハ搬送部11cの筐体の壁面に設けられた開閉部11eと対向するように、位置決め部11bの位置に載置される。ウェハ搬送部11cは、その筐体内に配置された、ウェハWを保持可能な搬送ピック11dを有し、搬送ピック11dによりカセット載置台11a上の各ウェハカセットCRと受け渡しユニットTRS1との間でウェハWを搬送するように構成されている。
処理ステーション12は、筐体15内に配置されており、前面側(図1下側)に、カセットステーション11側からインターフェイスステーション13側に向かって順に、第1処理ユニット群G1と第2処理ユニット群G2とを有し、背面側に(図1上側)に、カセットステーション11側からインターフェイスステーション13側に向かって順に、第3処理ユニット群G3、第4処理ユニット群G4及び第5処理ユニット群G5を有している。また、処理ステーション12は、第3処理ユニット群G3と第4処理ユニット群G4との間に第1主搬送部A1を有しており、第4処理ユニット群G4と第5処理ユニット群G5との間に第2主搬送部A2を有している。また、第1主搬送部A1の背面側には、第6処理ユニット群G6が設けられている。
図2に示すように、第1処理ユニット群G1は、ウェハWに露光時の光の反射を防止する反射防止膜を形成する2つのボトムコーティングユニットBARCと、ウェハWにレジスト膜を形成する3つのレジスト塗布ユニットCOTとが積み重ねられて構成されている。第2処理ユニット群G2は、ウェハWに現像処理を施す例えば3つの現像ユニットDEVと、ウェハWに形成されたレジスト膜の表面に撥水性を有する保護膜(トップコート膜)を形成する例えば2つのトップコーティングユニットITCとが積み重ねられて構成されている。
図3に示すように、第3処理ユニット群G3、第4処理ユニット群G4、第5処理ユニット群G5は、例えば、レジスト塗布後のウェハWに加熱処理を施すプリベークユニットPAB、現像処理後のウェハWに加熱処理を施すポストベークユニットPOST、露光後現像前のウェハWに加熱処理を施すポストエクスポージャーベークユニットPEB、疎水化処理またはプリベークされたウェハWを所定温度に調整するための温調ユニットである冷却ユニットCPL1、露光後ベークユニットPEBで加熱されたウェハWを所定温度に調整する温調ユニットである冷却ユニットCPL3、ポストベークユニットPOSTで加熱されたウェハWを冷却する冷却ユニットCPL4等を例えば10段に積み重ねて構成されている。また、第6処理ユニット群G6は、ウェハWに疎水化処理を施すアドヒージョンユニットADHを例えば2段積み重ねて構成されている。
図3に示すように、第3処理ユニット群G3は、カセットステーション11と第1主搬送部A1との間でのウェハWの受け渡し部となる受け渡しユニットTRS1を有している。また、第5処理ユニット群G5は、第2主搬送部A2とインターフェイスステーション13の後述する第1ウェハ搬送機構21との間でのウェハWの受け渡し部となる受け渡しユニットTRS2を有している。
プリベークユニットPABおよびポストベークユニットPOSTはいずれも加熱プレートを備え、第1主搬送部A1および第2主搬送部A2の双方からアクセスすることができるように構成されている。一方、露光後ベークユニットPEBは、ウェハWを加熱する加熱プレートおよび加熱後のウェハを冷却する冷却プレートを備え、やはり第2主搬送部A2および第1ウェハ搬送機構21の双方からアクセスすることができるように構成されている。
第1主搬送部A1は、ウェハWを保持可能な第1主ウェハ搬送アーム16を有している。第1主ウェハ搬送アーム16は、第1処理ユニット群G1、第3処理ユニットG3、第4処理ユニット群G4及び第6処理ユニット群G6の各ユニットに選択的にアクセスできるようになっている。第2主搬送部A2は、ウェハWを保持可能な第2主ウェハ搬送アーム17を有している。第2主ウェハ搬送アーム17は、第2処理ユニット群G2、第4処理ユニット群G4及び第5処理ユニット群G5の各ユニットに選択的にアクセスできるようになっている。
図1に示すように、インターフェイスステーション13は、筐体内に配置された、処理ステーション12側の第1インターフェイスステーション13aと、露光装置3側の第2インターフェイスステーション13bとを有している。第1インターフェイスステーション13aには、第5処理ユニット群G5の開口部と対面するように、ウェハWを搬送するための第1ウェハ搬送機構21が設けられており、第2インターフェイスステーション13bには、ウェハWを搬送するための第2ウェハ搬送機構22が設けられている。
第1インターフェイスステーション13aの正面側には、周辺露光装置、イン用バッファカセット、アウト用バッファカセット、前洗浄ユニット、後洗浄ユニット等が積み重ねられて構成された第7処理ユニット群G7が配置されている。第1インターフェイスステーション13aの背面側には、高精度温調ユニットが2段に積み重ねられて構成された第8処理ユニット群G8が配置されている。第2インターフェイスステーション13bの正面側には、検査ユニットとリジェクトウェハカセットが2段に積み重ねられて構成された第9処理ユニット群G9が配置されている。
図1に示すように、露光装置3は、インターフェイスステーション13から搬送されたウェハWを載置するインステージ3aと、インターフェイスステーション13に搬送されるウェハWを載置するアウトステージ3bと、レジスト膜が形成されたウェハWを所定の液体に浸漬させた状態でレジスト膜を露光する液浸露光部30と、インステージ3a、液浸露光部30およびアウトステージ3bの間でウェハWを搬送するウェハ搬送機構25とを有している。
次に、以上のように構成されたパターン形成装置1における処理動作について説明する。
まず、ウェハ搬送部11cの搬送ピック11dにより、ウェハカセットCRから1枚のウェハWを取り出し、処理ステーション12の第3処理ユニット群G3に設けられた受け渡しユニットTRS1に搬送する。次に、第1及び第2主搬送部A1、A2により、レシピの順序に従って、第1〜第6処理ユニット群G1〜G6の所定のユニットにウェハWを順次搬送し、ウェハWに一連の処理を施す。例えば、アドヒージョンユニットADHでのアドヒージョン処理、ボトムコーティングユニットBARCでの反射防止膜の形成、レジスト塗布ユニットCOTでのレジスト膜の形成、トップコーティングユニットITCでの保護膜の形成、プリベークユニットPABでのプリベーク処理を行う。その後、インターフェイスステーション13にて、第1ウェハ搬送機構21によりウェハWを搬送して、図示しない周辺露光装置での周辺露光処理、図示しない前洗浄ユニットでの前洗浄処理、図示しない高精度温調ユニットでのウェハWを高精度で所定の温度に温調した後、第2ウェハ搬送機構22によってウェハWを露光装置3のインステージ3aに搬送する。その後、露光装置3のウェハ搬送機構25によってウェハWを液浸露光部30に搬送してウェハWに液浸露光処理を施す。
その後、ウェハ搬送機構25によってウェハWをアウトステージ3bに搬送し、次いで、インターフェイスステーション13の第2ウェハ搬送機構22によってウェハWを搬送し、図示しない後洗浄ユニットでの後洗浄処理を行う。その後、第5処理ユニット群G5の受け渡しユニットTRS2を介して、第1及び第2主搬送部A1、A2により、レシピの順序に従って、第1〜5処理ユニット群G1〜G5の所定のユニットにウェハWを順次搬送する。例えばポストエクスポージャーベークユニットPEBでのポストエクスポージャーベーク処理、現像ユニットDEVでの現像処理、ポストベークユニットPOSTでのポストベーク処理を順次行う。その後、ウェハWを、第3処理ユニット群G3に設けられた受け渡しユニットTRS1を介してカセットステーション11のウェハカセットCRへ搬送する。
次に、図4から図6を参照し、本実施の形態に係るレジスト塗布処理方法を行うためのレジスト塗布装置ユニットCOTについて説明する。図4及び図5は、本実施の形態に係るレジスト塗布処理方法を行うためのレジスト塗布装置ユニットCOTを示す断面図及び平面図である。図6はレジスト塗布装置ユニットCOTの制御系の構成を示す図である。
図4及び図5に示すように、レジスト塗布装置ユニットCOTの中央部には環状のカップCPが配置され、カップCPの内側にはスピンチャック52が配置されている。スピンチャック52は真空吸着によってウェハWを固定保持した状態で駆動モータ54によって回転駆動される。駆動モータ54は、ユニット底板50に設けられた開口50aに昇降移動可能に配置され、たとえばアルミニウムからなるキャップ状のフランジ部材58を介してたとえばエアシリンダよりなる昇降駆動手段60及び昇降ガイド手段62と結合されている。駆動モータ54の側面には例えばSUSよりなる筒状の冷却ジャケット64が取り付けられ、フランジ部材58は、この冷却ジャケット64の上半部を覆うように取り付けられている。
レジスト塗布時、フランジ部材58の下端58aは、開口50aの外周付近でユニット底板50に密着し、これによってユニット内部が密閉される。スピンチャック52と第1主搬送部A1の第1主ウェハ搬送アーム16との間でウェハWの受け渡しが行われる時は、昇降駆動手段60が駆動モータ54ないしスピンチャック52を上方へ持ち上げることでフランジ部材58の下端がユニット底板50から浮くようになっている。
ウェハWの表面にレジストを供給するためのレジストノズル66は、レジスト供給管68を介して図示しないレジスト供給部に接続されている。このレジストノズル66はレジストノズルスキャンアーム72の先端部にノズル保持体70を介して着脱可能に取り付けられている。このレジストノズルスキャンアーム72は、ユニット底板50の上に一方向(Y方向)に敷設されたガイドレール74上で水平移動可能な垂直支持部材76の上端部に取り付けられており、図示しないY方向駆動機構によって垂直支持部材76と一体にY方向に移動するようになっている。
またレジストノズルスキャンアーム72は、レジストノズル待機部80でレジストノズル66を選択的に取り付けるためにY方向と直角なX方向にも移動可能であり、図示しないX方向駆動機構によってX方向にも移動するようになっている。
さらに、レジストノズル待機部80でレジストノズル66の吐出口が溶媒雰囲気室の口80aに挿入され、中で溶媒の雰囲気に晒されることで、ノズル先端のレジストが固化または劣化しないようになっている。また、複数本のレジストノズル66が設けられ、例えばレジストの種類に応じてそれらのノズルが使い分けられるようになっている。
また、レジストノズルスキャンアーム72の先端部(ノズル保持体70)には、ウェハ表面へのレジストの供給に先立ってウェハ表面にウェハ表面を濡らすための溶剤例えばシンナーを供給する溶剤ノズル71が取り付けられている。この溶剤ノズル71は図示しない溶剤供給管を介して後述する溶剤供給部に接続されている。溶剤ノズル71とレジストノズル66はレジストノズルスキャンアーム72のY移動方向に沿う直線上に各々の吐出口が位置するように取り付けられている。
さらに、ガイドレール74上には、レジストノズルスキャンアーム72を支持する垂直支持部材76だけでなく、リンスノズルスキャンアーム81を支持しY方向に移動可能な垂直支持部材82も設けられている。Y方向駆動機構(図示せず)によってリンスノズルスキャンアーム81及びリンスノズル84はカップCPの側方に設定されたリンスノズル待機位置(実線の位置)とスピンチャック52に設置されているウェハWの周辺部の真上に設定されたリンス液吐出位置(点線の位置)との間で並進または直線運動するようになっている。
図6に示すように、制御部90は、レジスト塗布装置ユニットCOT内の各部を制御するもので、例えば駆動モータ54の駆動を制御する他、レジスト供給部91や溶剤供給部(シンナ供給部)92等を制御する。具体的には、制御部90は、駆動モータ54の回転速度を数段階、例えば後述するようにレジスト塗布時に4段階(溶剤供給も合わせると5段階)に制御する。また、制御部90は、レジスト供給部91からレジストノズル66へのレジストの供給や、溶剤供給部92から溶剤ノズル71への溶剤、例えばシンナーの供給を制御している。
次に、本実施の形態に係るレジストパターンの形成方法及びレジスト塗布処理方法について説明する。
図7は、本実施の形態に係るレジストパターンの形成方法及びレジスト塗布処理方法の各工程の手順を説明するためのフローチャートである。図8A及び図8Bは、本実施の形態に係るレジストパターンの形成方法及びレジスト塗布処理方法の各ステップにおける基板表面の構造を模式的に示す断面図である。
なお、図8A(a)から図8B(h)のそれぞれは、ステップS11からステップS18が行われた後の基板表面の構造を示す。
本実施の形態に係るレジストパターンの形成方法は、図7に示すように、レジスト膜形成ステップ(ステップS11)と、パターン形成ステップ(ステップS12)と、保護膜形成ステップ(ステップS13)と、追加レジスト膜形成ステップ(ステップS14〜ステップS17)と、追加レジストパターン形成ステップ(ステップS18)とを含む。
また、本実施の形態に係るレジスト塗布処理方法である追加レジスト膜形成ステップ(ステップS14〜ステップS17)は、図7に示すように、塗布処理ステップ(ステップS14、ステップS16)と、熱処理ステップ(ステップS15、ステップS17)とを含む。すなわち、本実施の形態に係る追加レジスト膜形成ステップ(ステップS14〜ステップS17)は、塗布処理ステップと熱処理ステップとを交互に2回繰り返す。
始めに、ステップS11のレジスト膜形成ステップを行う。レジスト膜形成ステップは、基板上にレジストを塗布し、熱処理を行ってレジスト膜を形成する工程である。図8A(a)は、ステップS11の工程が行われた後の基板表面の構造を示す。
ステップS11では、図8A(a)に示すように、予め半導体基板101上に、順次被エッチング層102、反射防止膜(BARC:Bottom Anti-Reflecting Coating)103を形成しておき、被エッチング層102、反射防止膜103が形成された基板上にレジストを塗布し、熱処理を行ってレジスト膜104を形成する。
半導体基板101は、半導体、例えば、シリコン基板のみを示すものではなく、半導体基板内、又は半導体基板上に形成された半導体素子や集積回路パターンに対応した導電膜、これらを絶縁する層間絶縁膜が形成された構造体とを含む、と定義する。
被エッチング層102の材質は、特に限定されるものではなく、例えばSiN、SiOなどの絶縁膜、アモルファスシリコン、ポリシリコンのような導電膜を用いることができる。また、被エッチング層102の厚さは、特に限定されるものではなく、例えば100nmとすることができる。
反射防止膜(BARC)103の材質は、特に限定されるものではなく、例えば化学気相法(CVD:Chemical Vapor Deposition)により成膜されたアモルファスカーボン、スピンオンにより成膜されたポリフェノールやi線レジスト等のフォトレジストを含む広範な有機系の材料を用いることができる。また、反射防止膜(BARC)103の厚さは、特に限定されるものではなく、例えば30nmとすることができる。
レジスト膜104の材質は、特に限定されるものではなく、例えばArFレジストを用いることができる。また、レジスト膜104の厚さH1は、特に限定されるものではなく、例えば50〜200nmとすることができる。レジストの塗布条件、熱処理条件は、後述する塗布処理ステップ(ステップS14、ステップS16)、熱処理ステップ(ステップS15、ステップS17)を行う際の条件と同様にして行うことができる。
ステップS11におけるレジストの塗布条件としては、特に限定されるものではなく、例えば以下の表1
Figure 0004814976
に示すような条件を用いて行うことができる。例えば、表1の番号4に示すステップで回転数を1000rpmとすることにより、H1を150nmとすることができ、表1の番号4に示すステップで回転数を2000rpmとすることにより、H1を120nmとすることができる。
また、ステップS11におけるレジスト塗布後の熱処理条件は、特に限定されるものではなく、例えば120℃で90秒間とすることができる。
次に、ステップS12のパターン形成ステップを行う。パターン形成ステップは、レジスト膜104に露光、現像を行って、レジスト膜104よりなるパターン104aを形成する工程である。図8A(b)は、ステップS12の工程が行われた後の基板表面の構造を示す。
ステップS12では、図8A(b)に示すように、フォトリソグラフィ技術を用いて、レジスト膜104を、第1のピッチp1を有し、レジスト膜よりなるパターン104aに加工する。従って、レジスト膜よりなるパターン104aは、第1のピッチp1で配列する。例えば、第1のピッチp1を180nmとすることができる。
次に、ステップS13の保護膜形成ステップを行う。ステップS13は、レジスト膜よりなるパターン104aの表面を処理して保護膜105を形成することによって第1のレジストパターンを形成する工程である。また、図8A(c)は、ステップS13の工程が行われた後の基板表面の構造を示す断面図である。
レジスト膜よりなるパターン104aの表面を処理する方法としては、レジスト膜よりなるパターン104aの表面が、その次のステップである追加レジスト膜形成ステップを行う間に、溶解、劣化等しないように処理できるのであれば、特に限定されるものではない。ここでは、一例として、アルカリ処理を行う。
アルカリ処理は、例えば、レジスト膜よりなるパターン104aが形成された基板をアルカリ水溶液中に浸漬するか、又はアルカリ水溶液をスピンコート法等により基板上に塗布する方法等によって、行うことができる。アルカリ水溶液としては、特に限定されるものではなく、一般的に現像液として用いられている0.1〜10質量%のTMAH水溶液、又は水酸化カリウム水溶液等のアルカリ水溶液等を用いることができる。
その結果、図8A(c)に示すように、レジスト膜よりなるパターン104aの表面が処理され、保護膜105が形成されることによって第1のレジストパターンが形成される。第1のレジストパターンは、保護膜105が形成されたレジスト膜よりなるパターン104aである。また、保護膜105が形成された状態での段差をH11とする。例えばH1を120nmとし、保護膜105の厚さを5nmとすると、H11は125nmである。
あるいは、アルカリ処理に代え、フルオロカーボンガス等のハロゲン含有ガス又は酸素ガス等を含むArガス等の不活性ガスをプラズマ化したプラズマガスを導入した処理容器内でプラズマ処理を行ってもよい。この場合は、レジスト膜よりなるパターン104aのスペースも含めて全面にわたり基板が保護膜で被覆されるため、段差H11はレジスト膜よりなるパターン104aの段差H1に略等しい。
あるいは、アルカリ処理に代え、図2を用いて説明したトップコーティングユニットITCにより、レジスト膜の表面に例えば撥水性を有する保護膜(トップコート膜)を形成してもよい。この場合も、レジスト膜よりなるパターン104aのスペースも含めて全面にわたり基板が保護膜で被覆されるため、段差H11はレジスト膜よりなるパターン104aの段差H1に略等しい。
次に、ステップS14の塗布処理ステップ(1回目)を行う。塗布処理ステップは、レジストパターンの段差よりも小さい膜厚のレジストを塗布する工程である。図8B(d)は、塗布処理ステップが行われた後の基板表面の構造を示す断面図である。
ステップS14では、図8B(d)に示すように、保護膜105が形成されたレジスト膜よりなるパターン104aである第1のレジストパターンの上にレジスト膜106を形成するためのレジストPRを塗布する。ただし、レジストPRの厚さ(レジスト膜106の厚さと同一と仮定する)H2は、保護膜105で被覆されたパターン104aの段差H11よりも小さい。また、塗布処理ステップと熱処理ステップを交互に複数回繰り返し、レジスト膜よりなるパターン104aの段差を埋めるようにするため、1回の塗布処理ステップで塗布するレジストPRの塗布厚さは、レジスト膜よりなるパターン104aのみの段差H1を繰り返し回数で割った値に略等しい。本実施の形態では、一例として繰り返し回数が2回の場合について説明しており、H2をH11を2で割った値に略等しくなるようにすることができる。具体的には、H11が125nmであって、塗布処理ステップの繰り返し回数が2回である場合、H2を63nm程度とすることができる。
なお、図8B(d)に示すように、保護膜105が形成されたレジスト膜よりなるパターン104aのそれぞれのスペースに膜厚H2のレジストPRが塗布されるとともに、保護膜105が形成されたレジスト膜よりなるパターン104aのそれぞれのライン上にもレジストPRが塗布される。ただし、ライン上のレジストPRの塗布厚さH21は、スペースでのレジストの塗布厚さH2よりも小さくなる。
レジスト膜104の材質は、特に限定されるものではなく、例えばArFレジストを用いることができる。また、レジストの塗布条件としては、特に限定されるものではなく、
例えば以下の表2
Figure 0004814976
に示すような条件を用いて行うことができる。
ステップS14における表2に示す回転数2000rpmは、ステップS11における表1に示す回転数1000rpmの2倍である。ステップS11とステップS14と同一の粘度のレジストを用いる場合、回転数を制御することによって、ステップS14におけるレジスト膜106の膜厚を制御することができる。例えば、表2の番号4に示すステップで回転数を2000rpmとすることにより、H2を63nmとすることができる。
次に、ステップS15の熱処理ステップ(1回目)を行う。熱処理ステップは、塗布したレジストを熱処理し、溶剤を蒸発させ、レジスト膜にする工程である。図8B(e)は、熱処理ステップが行われた後の基板表面の構造を示す断面図である。
ステップS15では、例えば前述したプリベークユニットPAB上に基板を載置し、図8B(e)に示すように、基板下側から加熱することによって熱処理を行う。熱処理条件は、特に限定されるものではなく、例えば120℃で90秒間とすることができる。図8B(e)に示すように、保護膜105が形成されたレジスト膜よりなるパターン104aのそれぞれのスペースに、塗布されたレジストと略同一の膜厚を有するレジスト膜106が形成される。また、保護膜105が形成されたレジスト膜よりなるパターン104aの上にも塗布されたレジストと略同一の形状を有するレジスト膜106aが形成される。
次に、ステップS16の塗布処理ステップ(2回目)を行う。ステップS16は、1回目の塗布処理ステップであるステップS14を繰り返して行う工程である。図8B(f)は、塗布処理ステップが行われた後の基板表面の構造を示す断面図である。
ステップS16では、図8B(f)に示すように、レジスト膜106の上に、レジスト膜107を形成するためのレジストPRを塗布する。レジストの材質、レジストの塗布条件は、ステップS14(1回目の塗布処理ステップ)と同様にして行うことができる。また、レジストPRの厚さ(レジスト膜107の厚さと同一と仮定する)H3は、ステップS14と同様に、保護膜105で保護されたレジスト膜よりなるパターン104aの段差H11よりも小さい。具体的には、例えばH3を63nm程度とすることができる。
図8B(f)に示すように、保護膜105が形成されたレジスト膜よりなるパターン104aのそれぞれのスペースに形成されたレジスト膜106の上に膜厚H3のレジストPRが塗布される。パターン104aのそれぞれのスペースにおけるレジスト膜106、107の合計の膜厚H4は、1回目の塗布処理ステップのレジスト膜106の膜厚H2と、2回目の塗布処理ステップのレジストPRの塗布厚さH3との合計H2+H3となり、パターン104aのそれぞれのスペースは埋められる。
一方、図8B(f)に示すように、保護膜105が形成されたレジスト膜よりなるパターン104aのそれぞれのライン上にもレジストPRが塗布される。ただし、2回目に塗布処理ステップで保護膜105が形成されたレジスト膜よりなるパターン104aのライン上に塗布されたレジストの塗布厚さをH31とすると、保護膜105が形成されたレジスト膜よりなるパターン104aのそれぞれのライン上におけるレジスト膜106a、107aの合計の膜厚H41は、1回目の塗布処理ステップのレジスト膜106aの膜厚H21と2回目の塗布処理ステップのレジストPRの塗布膜厚さH31との合計H21+H31よりも小さくなる。
次に、ステップS17の熱処理ステップ(2回目)を行う。ステップS17は、1回目の熱処理ステップであるステップS15を繰り返して行う工程である。図8B(g)は、塗布処理ステップが行われた後の基板表面の構造を示す断面図である。
ステップS17でも、ステップS15と同様に、図8B(g)に示すように、基板下側から加熱することによって熱処理を行う。熱処理条件は、特に限定されるものではなく、例えば120℃で90秒間とすることができる。図8B(g)に示すように、保護膜105が形成されたレジスト膜よりなるパターン104aのそれぞれのスペースに、塗布されたレジストと略同一の膜厚を有するレジスト膜107が形成される。このとき、また、保護膜105が形成されたレジスト膜よりなるパターン104aのライン上にも塗布されたレジストと略同一の形状を有するレジスト膜107aが形成される。ステップS16と同様に、保護膜105が形成されたレジスト膜よりなるパターン104aのそれぞれのスペースにおいて、1回目の塗布処理ステップのレジスト膜106の膜厚H2と、2回目の塗布処理ステップのレジスト膜107の膜厚H3との合計であるH4は、H2+H3となる。また、保護膜105が形成されたレジスト膜よりなるパターン104aのそれぞれのライン上におけるレジスト膜106a、107aの合計の膜厚H41は、1回目の塗布処理ステップのレジスト膜106aの膜厚と2回目の塗布処理ステップのレジストPRの塗布膜厚さとの合計H21+H31よりも小さい。
最後に、ステップS18の追加レジストパターン形成ステップを行う。追加レジストパターン形成ステップは、レジスト膜106、107に露光、現像を行って、レジスト膜106、107よりなる追加レジストパターン107bを形成する工程である。図8B(h)は、ステップS18の工程が行われた後の基板表面の構造を示す。
ステップS18では、図8B(h)に示すように、フォトリソグラフィ技術を用いて、レジスト膜106、107を、保護膜105が形成されたレジスト膜よりなるパターン104aのそれぞれのスペースに追加レジストパターン107bが追加されるように、加工する。保護膜105が形成されたレジスト膜よりなるパターン104a及び追加レジストパターン107bよりなるパターンは本発明における第2のレジストパターンに相当し、第1のピッチp1の略半分の第2のピッチp2で配列する。
次に、図9及び図10を参照し、本実施の形態に係るレジスト塗布処理方法により、ダブルパターニングの2回目のパターニング処理を行う際にレジスト膜の膜厚を基板面内で均一にすることができる作用効果について説明する。
図9は、本実施の形態に係るレジスト塗布処理方法の各ステップにおける基板表面の構造を模式的に示す断面図である。図10は、従来のレジスト塗布処理方法の各ステップにおける基板表面の構造を模式的に示す断面図である。
なお、図9、図10の各図においては、所定のピッチで配列し線幅の細い密なパターンを左方側に示し、線幅の太いか又は所定のピッチで配列しない疎なパターンを右方側に示している。以下、左方側の密なパターンの場合について作用効果を説明する。
図9(a)から図9(e)のうち、図9(a)、図9(b)、図9(d)、及び図9(e)は、それぞれ図7に示すステップS14、ステップS15、ステップS16、ステップS17に相当する。すなわち、図9(a)、図9(b)、図9(d)、及び図9(e)は、それぞれ図8B(d)、図8B(e)、図8B(f)、図8B(g)に相当する。
本実施の形態に係るレジスト塗布処理方法において、図9(a)に示すステップS14の塗布処理ステップ(1回目)、図9(b)に示すステップS15の熱処理ステップ(1回目)を行って、保護膜105が形成されたレジスト膜よりなるパターン104aのそれぞれのライン上に形成されるレジスト膜106aの膜厚はH21である。また、その次に、図9(d)に示すステップS16の塗布処理ステップ(2回目)、図9(e)に示すステップS17の熱処理ステップ(2回目)を行って、レジスト膜106aの上に形成されるレジスト膜107aの膜厚をH31とする。また、レジスト膜106aの膜厚H21及びレジスト膜107aの膜厚H31の合計の膜厚をH41とする。
このとき、H41は、H21+H31よりも小さくなる。これは、ステップS16の塗布処理ステップ(2回目)において、レジスト膜106aの全部又は一部が溶解したためである。
図9(c)に示すように、レジストノズル66からレジストPRが塗布されると、レジストに溶剤が含まれているため、レジスト膜106aの全部又は一部がレジストPR中に溶解する。その結果、レジストPRの塗布が終了した後は、図9(d)に示すように、レジスト膜106aが全部除去されるか、又は図示しないが、レジスト膜106aの一部が除去される。
すなわち、本実施の形態に係るレジスト塗布処理方法は、2回目以降の塗布処理ステップにおいて、保護膜105が形成されたレジスト膜よりなるパターン104a(本発明における第1のレジストパターンに相当)のライン上のレジストが溶解除去されることを特徴とする。なお、上述したように、本発明においてレジストが溶解除去されるとは、レジストの全部が除去される場合のみならず、レジストの一部が除去される場合も含む。
なお、保護膜105が形成されたレジスト膜よりなるパターン104aのそれぞれのパターン間(ライン間)、すなわちそれぞれのスペースに塗布されているレジスト膜106は、パターン104aのライン上にあるレジスト膜106aに比べ露出が少ないため、2回目の塗布処理ステップにおいてあまり溶解しない。
従って、図9(d)に示すステップS16の塗布処理ステップ(2回目)が行われた後のレジスト膜106a及びレジスト膜107aの膜厚の合計H41は、H21+H31よりも小さい。図9(d)に示すように塗布処理ステップ(2回目)でレジスト膜106aの全部が溶解除去される場合には、H41はH31に等しくなる。更に、ステップS16の塗布処理ステップ(2回目)とステップS14の塗布処理ステップ(1回目)とのレジストPRの塗布条件を同一にした場合、すなわちH31をH21と略等しくした場合、H41≒H21、すなわちH41をH21と略等しくすることができる。
一方、従来のレジスト塗布処理方法によれば、追加レジストパターンとなるレジストを塗布処理する場合、図10(a)に示すように、1回の塗布処理ステップで保護膜105が形成されたレジスト膜よりなるパターン104aの段差H11を埋めるように塗布処理条件を設定し、図10(b)に示すように、熱処理してレジスト膜108を形成する。すなわち、図7に示すフローチャートにおいて、ステップS14、ステップS15を行った後、ステップS16、ステップS17を行わず、ステップS18に進む。ステップS11とステップS14と同一の粘度のレジストを用いる場合は、ステップS14における回転数をステップS11における表1に示す回転数1000rpmと同じにすることによって、保護膜105が形成されたレジスト膜よりなるパターン104aのそれぞれのスペースに塗布されるレジスト膜108の膜厚H5を、膜厚H11と略同じにすることができる。その結果、ステップS14の1回の塗布処理ステップで、保護膜105が形成されたレジスト膜よりなるパターン104aの段差を埋めることができる。
しかしながら、このとき、保護膜105が形成されたレジスト膜よりなるパターン104aのライン上に形成されるレジスト膜108aの膜厚H51は、図9(b)に示すH21よりも大きくなる。保護膜105が形成されたレジスト膜よりなるパターン104aのラインのエッジ部分等の影響を無視すると、H51はH21の略2倍(H51≒2×H21)になる。2回目以降の塗布処理ステップにおいて保護膜105が形成されたレジスト膜よりなるパターン104aのライン上のレジストが全部溶解除去されると仮定した場合、H41=H21+H31≒H21≒(1/2)×H51となる。すなわち、保護膜105が形成されたレジスト膜よりなるパターン104aのライン上のレジスト膜厚に起因する膜厚の不均一を二分の一に減少させることができる。更に、N回の塗布処理ステップで保護膜105が形成されたレジスト膜よりなるパターン104aの段差を埋める場合には、保護膜105が形成されたレジスト膜よりなるパターン104aのライン上のレジスト膜厚に起因する膜厚の不均一を、従来の1回で段差を埋める場合に比べ、N分の一に減少させることができる。
このようにして、本実施の形態に係るレジスト塗布処理方法によれば、ダブルパターニングの2回目のパターニング処理でレジストを塗布して形成するレジスト膜の膜厚の基板面内での不均一性を低減することができる。
なお、図9の各図において左方側に示す密なパターンについて説明した作用効果は、右方側に示す疎なパターンについても同様である。そのため、本実施の形態に係るレジスト塗布処理方法は、ダブルパターニングを用いて疎密パターンが混在した各種のパターンを形成する場合にも、2回目のパターニング処理でレジストを塗布して形成するレジスト膜の膜厚の基板面内での不均一性を低減することができる。
また、本実施の形態によれば、ダブルパターニングの2回目のパターニング処理でレジストを塗布して形成するレジスト膜の膜厚の基板面内での不均一性を低減することができるため、ダブルパターニングの2回目のパターニング処理で形成される追加レジストパターンの線幅のばらつきをも低減することができる。
また、本実施の形態では、ステップS12のパターン形成ステップを行って形成したレジスト膜よりなるパターン104a、ステップS18の追加レジストパターン形成ステップを行って形成した追加レジストパターンについて、線幅の調整を行わない例を説明した。しかしながら、ステップS12のパターン形成ステップ、ステップS18の追加レジストパターン形成ステップを行った後、それぞれ形成したレジスト膜よりなるパターン104a、追加レジストパターン107bについて、トリミングステップ、スリミングステップ等の工程を追加し、線幅の調整を行ってもよい。
(実施の形態の第1の変形例)
次に、図11を参照し、実施の形態の第1の変形例に係るレジスト塗布処理方法について説明する。
本変形例に係るレジスト塗布処理方法は、1回目の塗布処理ステップで塗布されるレジストの膜厚が、第1のレジストパターンの段差の半分未満である点で、実施の形態に係るレジスト塗布処理方法と相違する。
図11は、本変形例に係るレジスト塗布処理方法の各ステップにおける基板表面の構造を模式的に示す断面図である。図11(a)から図11(e)のそれぞれは、図7に示すステップS14からステップS18のそれぞれに相当する。すなわち、図11(a)から図11(e)のそれぞれは、図8B(d)から図8B(h)のそれぞれに相当する。
本変形例では、図7に示すステップS14における回転数を制御することによって、ステップS14におけるレジスト膜106の膜厚H2を保護膜105が形成されたレジスト膜よりなるパターン104aの段差H11の半分未満(H2<(1/2)H11)とする。
実施の形態で説明したように、2回目の塗布処理ステップであるステップS14において、保護膜105が形成されたレジスト膜よりなるパターン104aのライン上のレジスト膜106aの全部が溶解除去できない場合がある。一方、本変形例では、1回目の塗布処理ステップにおける保護膜105が形成されたレジスト膜よりなるパターン104aのそれぞれのスペースにおけるレジスト膜の膜厚106を薄くする。これにより、2回目の塗布処理ステップであるステップS16において、保護膜105が形成されたレジスト膜よりなるパターン104aのライン上のレジスト膜106aを完全に除去しやすくすることができる。本変形例に係るレジスト塗布処理方法を行うことによって、レジスト膜の膜厚の基板面内での不均一性をより低減することができる。
なお、本変形例においては、塗布処理ステップと熱処理ステップを交互に繰り返す回数を2回としているが、塗布処理ステップと熱処理ステップを交互に繰り返す回数は、3回以上であってもよい。その場合、1回目の塗布処理ステップで塗布されるレジストの膜厚が2回目以降の塗布処理ステップで塗布されるレジストの膜厚より少なくなるようにしてもよい。あるいは、先の塗布処理ステップで塗布されるレジストの膜厚が、後の塗布処理ステップで塗布されるレジストの膜厚よりも少なくなるようにしてもよい。
(実施の形態の第2の変形例)
次に、図12を参照し、実施の形態の第2の変形例に係るレジスト塗布処理方法について説明する。
本変形例に係るレジスト塗布処理方法は、1回目の熱処理ステップにおける熱処理の温度が、2回目以降の熱処理ステップにおける熱処理の温度よりも低い点で、実施の形態に係るレジスト塗布処理方法と相違する。
図12は、本変形例に係るレジスト塗布処理方法の各ステップにおける基板表面の構造を模式的に示す断面図である。図12(a)から図12(e)のそれぞれは、図7に示すステップS14からステップS18のそれぞれに相当する。すなわち、図12(a)から図12(e)のそれぞれは、図8B(d)から図8B(h)のそれぞれに相当する。
本変形例では、図7に示すステップS15における熱処理の温度を、ステップS17における熱処理の温度よりも低くなるように設定する。
実施の形態で説明したように、2回目の塗布処理ステップであるステップS16において、保護膜105が形成されたレジスト膜よりなるパターン104aのライン上のレジスト膜106aの全部が溶解除去できない場合がある。このような場合において、1回目の熱処理ステップであるステップS15における熱処理の温度を、2回目の熱処理ステップであるステップS17における熱処理の温度よりも低くする。これにより、保護膜105が形成されたレジスト膜よりなるパターン104aのライン上に1回目の塗布処理ステップで塗布されたレジスト膜106aが、溶剤が完全に蒸発していないため、2回目の塗布処理ステップであるステップS16において、完全に除去しやすくすることができる。本変形例に係るレジスト塗布処理方法を行うことによって、レジスト膜の膜厚の基板面内での不均一性をより低減することができる。
なお、本変形例においては、塗布処理ステップと熱処理ステップを交互に繰り返す回数を2回としているが、塗布処理ステップと熱処理ステップを交互に繰り返す回数は、3回以上であってもよい。その場合、2回目以降の熱処理ステップにおける熱処理の温度が、1回目の熱処理ステップにおける熱処理の温度よりも高くなるようにすることができる。
(実施の形態の第3の変形例)
次に、図13及び図14を参照し、実施の形態の第3の変形例に係るレジストパターンの形成方法及びレジスト塗布処理方法について説明する。
本変形例に係るレジストパターンの形成方法は、第1のレジストパターンの表面が保護膜で被覆されていない点で、実施の形態に係るレジスト塗布処理方法と相違する。
図13は、本変形例に係るレジストパターンの形成方法及びレジスト塗布処理方法の各工程の手順を説明するためのフローチャートである。図14A及び図14Bは、本変形例に係るレジストパターンの形成方法及びレジスト塗布処理方法の各ステップにおける基板表面の構造を模式的に示す断面図である。
なお、図14A(a)から図14B(g)のそれぞれは、ステップS21からステップS27が行われた後の基板表面の構造を示す。
本変形例に係るレジストパターンの形成方法は、図13に示すように、レジスト膜形成ステップ(ステップS21)と、パターン形成ステップ(ステップS22)と、追加レジスト膜形成ステップ(ステップS23〜ステップS26)と、追加レジストパターン形成ステップ(ステップS27)とを含む。
また、本変形例に係るレジスト塗布処理方法である追加レジスト膜形成ステップ(ステップS23〜ステップS26)は、図13に示すように、塗布処理ステップ(ステップS23、ステップS25)と、熱処理ステップ(ステップS24、ステップS26)とを含む。すなわち、本変形例に係る追加レジスト膜形成ステップ(ステップS23〜ステップS26)は、塗布処理ステップと熱処理ステップとを交互に2回繰り返す。
本変形例に係るレジストパターンの形成方法のレジスト膜形成ステップ(ステップS21)と、パターン形成ステップ(ステップS22)とは、実施の形態に係るレジストパターン形成方法の、レジスト膜形成ステップ(ステップS11)と、パターン形成ステップ(ステップS12)と同様である。
ただし、本変形例に係るレジストパターンの形成方法では、実施の形態に係るレジストパターンの形成方法において、図7のステップS13に示す保護膜形成ステップを行わない。パターン形成ステップ(ステップS22)が行われた後、追加レジスト膜形成ステップの塗布処理ステップ(1回目)であるステップS23を行う。
また、追加レジスト膜形成ステップ(ステップS23〜ステップS26)及び追加レジストパターン形成ステップ(ステップS27)のそれぞれは、実施の形態に係るレジストパターン形成方法の追加レジスト膜形成ステップ(ステップS14〜ステップS17)及び追加レジストパターン形成ステップ(ステップS18)のそれぞれに相当する。
すなわち、図14B(c)から図14B(g)のそれぞれは、実施の形態においてレジスト膜104よりなるパターン104aの上面及び側面が表面処理されてできる保護膜105がない点を除いては、図8B(d)から図8B(h)のそれぞれと同一であり、実施の形態に係るレジスト塗布処理方法を行うことができる。
本変形例においては、第1のレジストパターンを形成する際に、レジスト膜よりなるパターンの表面を処理しないため、パターンの表面は、レジスト膜が露出している。しかしながら、ステップS21に示すレジスト膜形成ステップにおける塗布処理条件又は熱処理条件等、ステップS22に示すパターン形成ステップにおける露光条件、現像条件等を制御することにより、第1のレジストパターンをその後に塗布されるレジストに含まれる溶剤に対して溶解しないようにすることが可能である。そのような場合には、ステップS23、ステップS25の塗布処理ステップを行っても第1のレジストパターンが溶解されることがないため、本変形例に係るレジスト塗布処理方法を行うことによって、ダブルパターニングの2回目のパターニング処理でレジストを塗布して形成するレジスト膜の膜厚の基板面内での不均一性をより低減することができる。
また、本変形例に係るレジスト塗布処理方法を行う工程を含むレジストパターンの形成方法を行うことにより、ダブルパターニングの2回目のパターニング処理で形成される第2レジストパターンのパターン寸法のばらつきをも低減することができる。
以上、本発明の好ましい実施の形態について記述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、上記した実施の形態では、レジストの塗布処理を例に採って説明したが、本発明は、レジスト以外の他の塗布液、例えば反射防止膜、SOG(Spin On Glass)膜、SOD(Spin on Dielectric)膜などを形成する塗布液の塗布処理も適用することができる。また、上記した実施の形態では、ウェハWに塗布処理を行う例であったが、本発明は、基板がウェハ以外のFPD(フラットパネルディスプレイ)、フォトマスク用のレチクルなどの他の基板の塗布処理にも適用することができる。
1 パターン形成装置
11 カセットステーション
11a カセット載置台
11b 位置決め部
11c ウェハ搬送部
11d 搬送ピック
12 処理ステーション
13 インターフェイスステーション
15 筐体
16 第1主ウェハ搬送アーム
17 第2主ウェハ搬送アーム
2 塗布現像装置
21 第1ウェハ搬送機構
22 第2ウェハ搬送機構
25 ウェハ搬送機構
3 露光装置
3a インステージ
3b アウトステージ
30 液浸露光部
50 ユニット底板
52 スピンチャック
54 駆動モータ
58 フランジ部材
60 昇降駆動手段
62 昇降ガイド手段
64 冷却ジャケット
66 レジストノズル
68 レジスト供給管
70 ノズル保持体
71 溶剤ノズル
72 レジストノズルスキャンアーム
74 ガイドレール
76 垂直支持部材
80 レジストノズル待機部
81 リンスノズルスキャンアーム
82 垂直支持部材
84 リンスノズル
90 制御部
91 レジスト供給部
92 溶剤供給部
101 半導体基板
102 被エッチング層
103 反射防止膜(BARC)
104、104a、106、106a、107、107a レジスト膜
105 保護膜
107b 追加レジストパターン
A1 第1主搬送部
A2 第2主搬送部
ADH アドヒージョンユニット
BARC ボトムコーティングユニット
COT レジスト塗布装置ユニット
CPL1、CPL3、CPL4 冷却ユニット
CR ウェハカセット
DEV 現像ユニット
G1〜G6 処理ユニット群
ITC トップコーティングユニット
PAB プリベークユニット
PEB 露光後ベークユニット
POST ポストベークユニット
PR レジスト
W ウェハ(基板)

Claims (7)

  1. 所定のピッチで配列した第1のレジストパターンのそれぞれのスペースに追加レジストパターンを追加することによって第2のレジストパターンを形成するために、前記第1のレジストパターンが形成された基板上に前記追加レジストパターンとなるレジストを塗布処理するレジスト塗布処理方法であって、
    前記基板上に、前記第1のレジストパターンの段差よりも小さい膜厚のレジストを塗布処理する塗布処理ステップと、
    塗布したレジストを熱処理する熱処理ステップと
    を含み、
    前記塗布処理ステップと前記熱処理ステップとを交互に複数回繰り返し、前記第1のレジストパターンの段差を前記レジストで埋めることを特徴とするレジスト塗布処理方法。
  2. 2回目以降の前記塗布処理ステップにおいて、前記第1のレジストパターン上のレジストが溶解除去されることを特徴とする請求項1に記載のレジスト塗布処理方法。
  3. 前記塗布処理ステップと前記熱処理ステップとを交互に2回繰り返すことを特徴とする請求項1又は請求項2に記載のレジスト塗布処理方法。
  4. 1回目の前記塗布処理ステップで塗布されるレジストの膜厚が、前記第1のレジストパターンの段差の半分未満であることを特徴とする請求項3に記載のレジスト塗布処理方法。
  5. 1回目の前記熱処理ステップにおける熱処理の温度が、2回目以降の前記熱処理ステップにおける熱処理の温度よりも低いことを特徴とする請求項1から請求項4のいずれかに記載のレジスト塗布処理方法。
  6. 所定のピッチで配列した第1のレジストパターンのそれぞれのスペースに追加レジストパターンを追加することによって第2のレジストパターンを形成するレジストパターンの形成方法であって、
    請求項1から請求項5のいずれかに記載のレジスト塗布処理方法を行って前記追加レジストパターンとなる追加レジスト膜を形成する追加レジスト膜形成ステップと、
    前記追加レジスト膜に露光、現像を行って前記追加レジストパターンを形成する追加レジストパターン形成ステップと
    を含むことを特徴とするレジストパターンの形成方法。
  7. 基板上にレジストを塗布し、熱処理を行ってレジスト膜を形成するレジスト膜形成ステップと、
    前記レジスト膜に露光、現像を行って前記レジスト膜よりなるパターンを形成するパターン形成ステップと、
    前記レジスト膜よりなるパターン上に保護膜を形成することによって前記第1のレジストパターンを形成する保護膜形成ステップと
    を含むことを特徴とする請求項6に記載のレジストパターンの形成方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5578012B2 (ja) 2010-10-15 2014-08-27 三菱電機株式会社 エアブリッジの製造方法
TWI440070B (zh) * 2010-12-02 2014-06-01 Chunghwa Picture Tubes Ltd 精密圖案的製程方法
KR101860493B1 (ko) 2011-10-20 2018-05-24 삼성디스플레이 주식회사 미세 패턴 마스크의 형성 방법 및 이를 이용한 미세 패턴의 형성 방법
KR20140139328A (ko) 2013-05-27 2014-12-05 삼성디스플레이 주식회사 유기 발광 표시 장치의 제조 방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3342828B2 (ja) * 1997-01-30 2002-11-11 東京エレクトロン株式会社 レジスト塗布現像装置とレジスト塗布現像方法
JP2000235949A (ja) * 1998-12-17 2000-08-29 Tokyo Electron Ltd 塗布現像処理装置及び塗布現像処理方法
JP3782279B2 (ja) * 1999-04-08 2006-06-07 東京エレクトロン株式会社 膜形成方法及び膜形成装置
JP2000347382A (ja) * 1999-06-02 2000-12-15 Semiconductor Leading Edge Technologies Inc レジストマスク及びその形成方法
JP2001176775A (ja) * 1999-12-16 2001-06-29 Mitsumi Electric Co Ltd 半導体ウェハの塗膜形成方法
TW439118B (en) * 2000-02-10 2001-06-07 Winbond Electronics Corp Multilayer thin photoresist process
JP2001326173A (ja) * 2000-05-16 2001-11-22 Hitachi Ltd パターン形成方法
US6653244B2 (en) * 2001-09-19 2003-11-25 Binoptics Corporation Monolithic three-dimensional structures
JP5138916B2 (ja) * 2006-09-28 2013-02-06 東京応化工業株式会社 パターン形成方法
JP4987411B2 (ja) * 2006-09-29 2012-07-25 東京応化工業株式会社 パターン形成方法
JP2008102429A (ja) * 2006-10-20 2008-05-01 Tokyo Ohka Kogyo Co Ltd レジストパターン形成方法およびネガ型レジスト組成物
JP5143395B2 (ja) * 2006-10-24 2013-02-13 新科實業有限公司 ウエハへのレジスト形成方法
US7741015B2 (en) * 2007-02-16 2010-06-22 Shin-Etsu Chemical Co., Ltd. Patterning process and resist composition
KR100817089B1 (ko) * 2007-02-28 2008-03-26 삼성전자주식회사 이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성방법
EP2131240A4 (en) * 2007-03-28 2011-01-05 Jsr Corp POSITIVELY WORKING RADIATIVE COMPOSITION AND METHOD FOR FORMING A RESISTANCE STRUCTURE USING THE COMPOSITION
JP4871786B2 (ja) * 2007-05-11 2012-02-08 東京応化工業株式会社 パターン形成方法
US20080292991A1 (en) * 2007-05-24 2008-11-27 Advanced Micro Devices, Inc. High fidelity multiple resist patterning
JP2009016653A (ja) * 2007-07-06 2009-01-22 Tokyo Electron Ltd 基板の処理方法及びコンピュータ読み取り可能な記憶媒体
JP4973876B2 (ja) * 2007-08-22 2012-07-11 信越化学工業株式会社 パターン形成方法及びこれに用いるパターン表面コート材
TWI505046B (zh) * 2008-01-24 2015-10-21 Jsr股份有限公司 光阻圖型之形成方法及微細化光阻圖型之樹脂組成物
JP5007827B2 (ja) * 2008-04-04 2012-08-22 信越化学工業株式会社 ダブルパターン形成方法
JP2009271259A (ja) * 2008-05-02 2009-11-19 Fujifilm Corp レジストパターン用表面処理剤および該表面処理剤を用いたレジストパターン形成方法
JP2009295745A (ja) * 2008-06-04 2009-12-17 Toshiba Corp 半導体装置の製造方法

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