JP4906563B2 - 半導体装置及び配線基板、並びにそれらの製造方法 - Google Patents

Description

本発明は、搭載基板上に少なくとも一体の電子部品をはんだバンプ接続により搭載した半導体装置およびそれに用いる配線基板に関する。

半導体装置の小型化や多端子化を実現するために、フリップチップ接続等のバンプによる接続構造が用いられている。すなわち、半導体チップ等の電子部品を配線基板に搭載する際に、半導体チップの電極ポストを配線基板に配設されたはんだバンプに接合する。この接合は、半導体チップの各電極ポストを、対応する配線基板上の各はんだバンプ上に載置した状態で加熱してはんだをリフロー（溶融）させた後に冷却してはんだを凝固させることにより行なう。リフロー時には、溶融したはんだはランド上で表面張力によりボールを形成しており、半導体チップの電極ポストはこの溶融はんだボール中で荷重と浮力の釣り合う深さまで沈み込み、冷却過程ではんだの凝固によりその位置に固定される。

半導体チップのファインピッチ化に伴い、配線基板のはんだバンプピッチも縮小する。一般にはんだバンプの形成は、配線基板に配設されたランド上にはんだペーストを、メタルマスクを用いて印刷することにより行なう（例えば特許文献１、２）。そのため、バンプピッチの縮小に伴い、はんだリフロー時のバンプ間ブリッジ発生の防止、メタルマスクの作製限界、ペーストの性能などにより、個々のバンプのサイズを小さく（個々のバンプを構成するはんだ量を少なく）せざるを得ない。

しかし、バンプサイズが小さくなると、その上に半導体チップを載せてリフローした際に、溶融はんだボールの高さよりも荷重と浮力の釣り合う深さが大きくなり、半導体チップの電極ポストは溶融はんだボール底部のランドに直接接触してしまう。そのため電極ポストとランドとの接触領域ははんだによる接合が行なわれず、接続信頼性が低下する。

これに対して、特許文献３には、はんだペースト印刷に用いるマスクの開口部を、一辺がランド径より大きい正方形とすることで、ランド外周から周囲のソルダーレジスト上にはみ出した正方形のはんだバンプを形成し、リフロー時の表面張力を利用して大きな体積の溶融はんだボールを形成することが提案されている。しかしこの方法では、結局、実質的にはんだバンプサイズを大きくしたことに変わりはなく、ファインピッチ化に対応するには適さない。

また、特許文献４には、搭載基板上に、実質的に同一サイズで配設ピッチの異なる複数のランド（パッド）が、配設ピッチの大きさによって区分された複数の区域に配設され、個々の区域のランド上には、区域間での比較において配設ピッチの大小関係に対応する大小関係となるバンプサイズではんだバンプが形成されており、配設ピッチおよびそれに対応してバンプサイズが異なる複数の区域毎に、それぞれ別個の半導体チップがはんだバンプ接続されている配線基板が開示されている。

しかし、上記提案の方法では、配設ピッチおよびそれに対応してバンプサイズが異なる個々の区域には、それぞれ別個の半導体チップがはんだバンプ接続されているので、それぞれの半導体チップのファインピッチ化によりはんだバンプサイズが縮小した場合には、リフロー時に溶融はんだボール中への電極ポストの沈み込み深さがボール高さを超えてしまいランド（パッド）に電極ポストが直接接触してしまう、という上記従来の問題はなんら解消されることがない。

特開２００４−１５５１８５号公報 特開２００１−２３０５３７号公報 特開２００３−７７６３号公報 特開２００２−１４１３６７号公報

本発明は、配線基板に搭載する半導体チップ等の電子部品のファインピッチ化に伴い、配線基板のランド上に形成されるはんだバンプが小さくなっても、はんだリフロー時に電子部品の電極ポストと配線基板のランドとの直接接触の発生を防止して、良好な接続信頼性を維持できる構造を備えた半導体装置およびそれに用いる配線基板を提供することを目的とする。

上記の目的を達成するために、本発明の半導体装置は、配線基板上に少なくとも一体の電子部品をはんだバンプ接続により搭載した半導体装置において、
上記配線基板上に、実質的に同一サイズで配設ピッチの異なる複数のランドが、配設ピッチの大きさによって区分された複数の区域に配設され、
個々の区域のランド上には、区域間での比較において配設ピッチの大小関係に対応する大小関係となるバンプサイズではんだバンプが形成されており、
配設ピッチが異なり、それに対応してバンプサイズが異なる複数の区域に亘って、前記一体の電子部品がはんだバンプ接続されていることを特徴とする。

また、本発明の配線基板は、実質的に同一サイズで配設ピッチの異なる複数のランドが、配設ピッチの大きさによって区分された複数の区域に配設され、
個々の区域のランド上には、区域間での比較において配設ピッチの大小関係に対応する大小関係となるバンプサイズではんだバンプが形成されていることを特徴とする。

本発明によれば、配設ピッチが異なり、それに対応してバンプサイズが異なる複数の区域に亘って、一体の電子部品がはんだバンプ接続されているので、はんだリフロー時に、大ピッチの区域で形成される大サイズの溶融はんだボールによる浮力により、小ピッチの区域で形成される小サイズの溶融はんだボール中での電極ポストの沈み込みが抑制され、搭載基板上のランドと電極ポストとの直接接触が防止される。

本発明において、配線基板にバンプ接続する電子部品は典型的には半導体チップであるが、特にこれに限定する必要はなく、ウェハであってもよいし、回路基板であってもよい。以下、説明の便宜上、搭載対象である電子部品を半導体チップとして説明する。

本発明において、ランドサイズとは、はんだバンプ形成の基礎となるランド表面のサイズであり、ソルダーレジストに覆われない露出部分のサイズ（表面積）を言う。ランドサイズが同一とは、製造上の許容誤差内で同一サイズであることを言う。バンプサイズについても同様であり、バンプサイズが同一とは、製造上の許容誤差内で同一サイズであることを言う。

本発明においては、ランドの配設ピッチの異なる区域間では、ランドサイズは同一であるが、ランド上に形成されるはんだバンプのサイズは、製造上の許容誤差を超えて異なっている。

図１に従来のはんだバンプを用いた配線基板および半導体装置を示し、図２に本発明のはんだバンプを用いた配線基板および半導体装置を示す。

図１（１）に、従来の配線基板１０を示す。配線基板１０は基材１１の半導体チップ搭載面１１Ａに同一サイズの複数のランド１２が配設されている。ランド１２は、周囲を覆うソルダーレジスト１３によって実効的なサイズを規定されている。半導体チップ搭載面１１Ａは、搭載する半導体チップの電極ポストの配設ピッチに応じて、ランド１２が大ピッチＰ１で配設された大ピッチ区域Ｑ１と、ランド１２が小ピッチＰ２で配設された小ピッチ区域Ｑ２とに区分けされている。

従来は、図示したように、ランド１２上のはんだバンプ１４は配設ピッチの異なる区域であっても、最小ピッチの区域内でのバンプ間ブリッジが発生しない同一の小サイズで形成されていた。そのため、半導体チップのファインピッチ化が進んで、ランドの配設ピッチが小さくなると、それに応じてはんだバンプ１４のサイズも縮小していた。

その結果、従来の半導体装置２０は、図１（２）に示すように、半導体チップ１６の搭載時にはんだリフローを行なうと、溶融はんだ１４’の高さが不足し、半導体チップ１６の電極ポスト１８の沈み込み深さが溶融はんだ１４の浮力で相殺できなくなり、電極ポスト１８の下端がランド１２の表面に直接接触してしまう。図１（３）にこの状態を拡大して示す。

そのため、電極ポスト１８とランド１２との直接接触部は、溶融はんだ１４’が不在になり、両者のはんだ接続が行なわれず、接続信頼性を低下させる。

図２を参照して、上記従来の問題を解消した本発明の特徴を説明する。

図２（１）に示すように、本発明の配線基板１００は、基材１１の半導体チップ搭載面１１Ａに同一サイズの複数のランド１２が配設されている。ランド１２は、周囲を覆うソルダーレジスト１３によって実効的なサイズを規定されている。半導体チップ搭載面１１Ａは、搭載する半導体チップの電極ポストの配設ピッチに応じて、ランド１２が大ピッチＰ１で配設された大ピッチ区域Ｑ１と、ランド１２が小ピッチＰ２で配設された小ピッチ区域Ｑ２とに区分けされている。以上の構造は従来の配線基板１０と同様である。

ここで本発明の特徴として、ランド１２上のはんだバンプ１４１、１４２は、配設ピッチの区域毎に異なるバンプサイズで形成されている。すなわち、大ピッチＰ１の区域Ｑ１のはんだバンプ１４１は大サイズに、小ピッチＰ２の区域Ｑ２のはんだバンプ１４２は小サイズに形成されている。これは、小ピッチ区域Ｑ２のはんだバンプ１４２のサイズを図示のように従来の配線基板１０のはんだバンプ１４のように小さくしても、大ピッチ区域Ｑ１のはんだバンプ１４１は大ピッチＰ１で許容される大サイズに形成できるからである。

このようにしたことにより、本発明の半導体装置２００は、図２（２）に示すように、半導体チップ１６の搭載時にリフローを行なった際に、大ピッチ区域Ｑ１の溶融はんだ１４１’の高さが大きいため、半導体チップ１６の電極ポスト１８の沈み込み深さを溶融はんだ１４１’と溶融はんだ１４２’の合計の浮力で相殺することができ、電極ポスト１８の下端は、ランド１２の上方の溶融はんだ１４１’内および溶融はんだ１４２’内で保持され、ランド１２と直接接触することが無い。図２（３）にこの状態を拡大して示す。

そのため、電極ポスト１８とランド１２とは両者間に十分はんだが充填され、良好なはんだ接続が行なわれ、良好な接続信頼性が確保される。

なお、本発明の電極ポスト１８とは、半導体チップ１６の電極に形成された、バンプやポストである。
一例として、バンプは、
・はんだめっきや、はんだボールの搭載により形成された、はんだバンプ、
・金めっきや、金線のワイヤボンディングにより形成された、金バンプ、
等からなる。
また、ポストは、
・めっきにより形成された、銅等の金属ポスト
からなる。

図３に、はんだペーストの印刷により本発明のはんだバンプを形成するために用いるメタルマスクの平面図を示す。図示したメタルマスク３００は、配線基板１００の大ピッチ領域Ｑ１に対応する大ピッチ領域Ｍ１に大径の開口ｄ１が配列され、配線基板１００の小ピッチ領域Ｑ２に対応する小ピッチ領域Ｍ２に小径の開口ｄ２が配列されている。このマスク３００を用いてはんだペーストを印刷することにより、図２（１）に示したように、配線基板１００の大ピッチ領域Ｑ１には大サイズのはんだバンプ１４１が形成され、配線基板１００の小ピッチ領域Ｑ２には小サイズのはんだバンプ１４２が形成される。なお、はんだバンプ１４１、１４２およびマスク開口ｄ１、ｄ２の配列は、ファインピッチ化に有利な千鳥配列とするのが一般的であるが、図では便宜上正方格子配列として示した。

図３の線II−IIにおけるマスク断面が、図２（１）の配線基板の断面と位置的に対応している。

先ず、従来法により、小径開口（φ１１０μｍ）のみを有するメタルマスクを用いてはんだペーストを印刷することにより、はんだバンプを形成した。

これに対して本発明により、大径開口（φ１４０μｍ）と小径開口（φ１１０μｍ）とを有するメタルマスクを用いてはんだペーストを印刷することにより、はんだバンプを形成した。

図４に、各方法により得られたはんだバンプの高さの分布を示す。

図４（１）は従来法により得られたはんだバンプの高さの分布であり、平均３５．３８μｍ、標準偏差２．０９０μｍのバンプ高さを有する小サイズのバンプが形成されたことが確認された。これは印刷上の許容誤差内で１種類のサイズである。

これに対して、図４（２）は本発明により得られたバンプ高さの分布であり、平均３５．９５μｍ、標準偏差２．２１４μｍのバンプ高さを有する小サイズのバンプと、平均４９．９８μｍ、標準偏差２．１４６μｍのバンプ高さを有する大サイズのバンプとが形成されたことが確認された。これらは印刷上の許容誤差を超えてサイズの異なる２種類のサイズである。

本発明によれば、配線基板に搭載する半導体チップ等の電子部品のファインピッチ化に伴い、配線基板のランド上に形成されるはんだバンプが小さくなっても、はんだリフロー時に電子部品の電極ポストと配線基板のランドとの直接接触の発生を防止して、良好な接続信頼性を維持できる構造を備えた半導体装置およびそれに用いる配線基板が提供される。

従来の配線基板および半導体装置の断面図である。 本発明の配線基板および半導体装置の断面図である。 図２の配線基板のはんだバンプを形成するための印刷マスクの平面図である。 従来および本発明のはんだバンプの高さの分布を示すグラフである。

符号の説明

１０ 従来の配線基板
１１ 基材
１１Ａ 半導体チップ搭載面
１２ ランド
１３ ソルダーレジスト
１４、１４１、１４２ はんだバンプ
１４’、１４１’、１４２’ 溶融はんだ
１６ 半導体チップ
１８ 電極ポスト
２０ 従来の半導体装置
１００ 本発明の配線基板
２００ 本発明の半導体装置
３００ 本発明のメタルマスク
Ｐ１ 大ピッチ
Ｐ２ 小ピッチ
Ｑ１ 配線基板の大ピッチ区域
Ｑ２ 配線基板の小ピッチ区域
Ｍ１ メタルマスクの大ピッチ区域
Ｍ２ メタルマスクの小ピッチ区域
ｄ１ メタルマスクの大径開口
ｄ２ メタルマスクの小径開口

Claims (12)

1. 配線基板上に半導体チップをはんだバンプ接続により搭載した半導体装置において、
   前記配線基板上には、互いに同一の表面積を有する複数のランドが配設され、
   前記複数のランドは、ランド間の配設ピッチの大きさによって複数の区域に区分され、
   前記複数の区域にそれぞれ配設されるランド上には、はんだバンプが形成され、
   前記ランド上に形成されるはんだバンプの高さは、前記配設ピッチの大きさの大小関係に対応する高さであり、
   前記半導体チップは、前記複数の区域に亘って、はんだバンプ接続され、
   前記配線基板上にはんだバンプ接続される半導体チップは、複数の電極を有し、
   前記複数の電極は、前記複数の区域に形成されるはんだバンプを介して前記ランドとはんだバンプ接続されることを特徴とする半導体装置。
2. 前記複数の電極は、ポスト又はバンプで形成され、
   前記複数の電極に前記はんだバンプを介してはんだバンプ接続されるランドと前記複数の電極との間にはそれぞれ、前記はんだバンプを形成するはんだが充填される請求項１に記載の半導体装置。
3. 前記複数の電極は、ポスト又はバンプで形成され、
   前記複数の電極を形成するポスト又はバンプは互いに同一の大きさを有する請求項１に記載の半導体装置。
4. 前記複数のランドのそれぞれは、ソルダーレジストに覆われない露出部を有し、
   前記複数のランドの露出部は、互いに同一の表面積を有する請求項１に記載の半導体装置。
5. 互いに同一の表面積を有する複数のランドを有し、
   前記複数のランドは、ランド間の配設ピッチの大きさによって複数の区域に区分され、
   前記複数の区域にそれぞれ配設されるランド上には、はんだバンプが形成され、
   前記ランド上に形成されるはんだバンプの高さは、前記配設ピッチの大きさの大小関係に対応する高さであることを特徴とする配線基板。
6. 前記複数のランドのそれぞれは、ソルダーレジストに覆われない露出部を有し、
   前記複数のランドの露出部は、互いに同一の表面積を有する請求項５に記載の配線基板。
7. 互いに同一の表面積を有する複数のランドがランド間の配設ピッチの大きさによって複数の区域に区分されて形成された配線基板を用意し、
   前記配線ピッチの大きさに対応する大きさの開口径を有する複数の開口部を備えるマスクを用いて、前記配設ピッチの大きさの大小関係に対応する高さに相当するはんだペーストを前記複数のランド上にそれぞれ供給し、
   前記複数のランド上にそれぞれ供給されたはんだペーストにより、前記配設ピッチの大きさの大小関係に対応する高さを有するはんだバンプを形成し、
   前記形成されたはんだバンプを介して、半導体チップの複数の電極と前記複数のランドとをそれぞれ接続することにより、前記半導体チップを前記配線基板に搭載する、
   ことを特徴とする半導体装置の製造方法。
8. 前記複数の電極は、ポスト又はバンプで形成され、
   前記複数の電極に前記はんだバンプを介してはんだバンプ接続されるランドと前記複数の電極との間にはそれぞれ、前記はんだバンプを形成するはんだが充填される請求項７に記載の半導体装置の製造方法。
9. 前記複数の電極は、ポスト又はバンプで形成され、
   前記複数の電極を形成するポスト又はバンプは互いに同一の大きさを有する請求項７に記載の半導体装置の製造方法。
10. 前記複数のランドのそれぞれは、ソルダーレジストに覆われない露出部を有し、
    前記複数のランドの露出部は、互いに同一の表面積を有する請求項７に記載の半導体装置の製造方法。
11. 互いに同一の表面積を有する複数のランドがランド間の配設ピッチの大きさによって複数の区域に区分されて形成された配線基板を用意し、
    前記配線ピッチの大きさに対応する大きさの開口径を有する複数の開口部を備えるマスクを用いて、前記配設ピッチの大きさの大小関係に対応する高さに相当するはんだペーストを前記複数のランド上にそれぞれ供給し、
    前記複数のランド上にそれぞれ供給されたはんだペーストにより、前記配設ピッチの大きさの大小関係に対応する高さを有するはんだバンプを形成するステップを有することを特徴とする配線基板の製造方法。
12. 前記複数のランドのそれぞれは、ソルダーレジストに覆われない露出部を有し、
    前記複数のランドの露出部は、互いに同一の表面積を有する請求項１１に記載の配線基板の製造方法。

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