JP5244793B2 - 位置合せおよびフィーチャの成形に対してフレキシビリティが向上したナノインプリント技術 - Google Patents

位置合せおよびフィーチャの成形に対してフレキシビリティが向上したナノインプリント技術 Download PDF

Info

Publication number
JP5244793B2
JP5244793B2 JP2009518102A JP2009518102A JP5244793B2 JP 5244793 B2 JP5244793 B2 JP 5244793B2 JP 2009518102 A JP2009518102 A JP 2009518102A JP 2009518102 A JP2009518102 A JP 2009518102A JP 5244793 B2 JP5244793 B2 JP 5244793B2
Authority
JP
Japan
Prior art keywords
layer
imprint
mold
substrate
etch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009518102A
Other languages
English (en)
Other versions
JP2009543334A (ja
Inventor
ザイデル ロバート
ピーターズ カルシュテン
フォイステル フランク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Priority claimed from PCT/US2007/008371 external-priority patent/WO2008005087A2/en
Publication of JP2009543334A publication Critical patent/JP2009543334A/ja
Application granted granted Critical
Publication of JP5244793B2 publication Critical patent/JP5244793B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems ; Auxiliary parts of microstructural devices or systems
    • B81B7/0006—Interconnects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H10D64/01324—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T or inverted-T
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H10W10/0143—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising concurrently refilling multiple trenches having different shapes or dimensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/038—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers covering conductive structures
    • H10W20/039—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers covering conductive structures also covering sidewalls of the conductive structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/063—Manufacture or treatment of conductive parts of the interconnections by forming conductive members before forming protective insulating material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/082—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts the openings being tapered via holes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/084—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/091—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts by printing or stamping
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0147—Film patterning
    • B81C2201/015—Imprinting
    • B81C2201/0153—Imprinting techniques not provided for in B81C2201/0152
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/084—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures
    • H10W20/0882—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures wherein the dual damascene structure is in a photoresist layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Shaping Of Tube Ends By Bending Or Straightening (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)

Description

本発明は、微細構造の製造技術に関連し、より詳細には、ナノインプリント技術に基づいて微細構造の特徴を画定する方法に関する。
集積回路などの微細構造を形成するには、シリコン基板などの適切な基板の材料層に、厳密に寸法制御された小さな領域を形成しなければならない。材料層を例えばフォトリソグラフィおよびエッチプロセスを行うことによりパターニングすることによって、このような、厳密に寸法制御された小さな領域を生成することができる。このために、従来の半導体技術では、このような小さな領域をマスク層にまず画定するように、対象とする材料層上にマスク層が形成される。
概して、マスク層は、フォトリソグラフィプロセスなどのリソグラフィプロセスによってパターニングされるフォトレジスト層により構成される、または、形成される。
典型的なフォトリソグラフィプロセスにおいては、レジストがウェハ表面にスピンコートされ、次に、選択的に紫外線放射にさらされる。フォトレジストを現像後、レジストがポジ・レジストまたはネガ・レジストであるかに応じて、露光した部分または露光していない部分が除去され、フォトレジスト層に所望のパターンが形成される。
高度な集積回路のパターン寸法は着実に縮小していることから、デバイスフィーチャをパターニングするために用いられる装置は解像度と、関連する製造プロセスのオーバーレイ精度に対して、非常に厳しい要件を満たす必要がある。この点において、解像度とは、所定の製造上のばらつきの条件のもとで最小寸法のイメージをプリントするに耐えうる能力を特定する手段であると考えられる。解像度を向上させる１つの重要な要因としては、フォトリソグラフィプロセスが挙げられる。このプロセスでは、フォトマスクやレチクル中に含むパターンが光学撮像システムを介して基板に光学的に転送される。従って、開口数、焦点深度、および、用いられる光源の波長などの、リソグラフィシステムの光学的特徴を着実に向上させるように非常な努力がなされている。非常に小さな加工寸法の生成においては、リソグラフィックイメージの質が非常に重要である。
しかし、これと少なくとも同等に重要なのは、イメージを基板表面に位置合わせすることのできる精度である。続いて材料層をパターニングすることで、集積回路などの多くの種類の微細構造が作成され、その際に、連続する材料層のフィーチャは相互に空間的関係が十分に画定されている。続く材料層で形成される各パターンは、先行してパターニングされた材料層に形成される対応のパターンと、特定のレジストレーション公差範囲内で位置調整する必要がある。このようなレジストレーション公差は、例えば、レジストの厚み、ベーク温度、露光および現像などのパラメータが均一でないために、基板上のフォトレジストイメージにばらつきが生じることで発生する。さらに、エッチングプロセスが均一でないことで、エッチフィーチャが変化するおそれもある。
加えて、イメージを基板にフォトリソグラフィカルに転送する間、現在の材料層のパターンのイメージを、先に形成した材料層のエッチパターンと重ねる際には不確定要素が伴う。いくつかの要因、例えば、一連のマスク内に欠陥があること、露光の時間が異なれば温度が変わること、位置合せツールのレジストレーション能力に限界があること、が２つの層を完全に重ね合わせるための撮像システムの能力に影響を及ぼす。その結果、最終的に得られる最小加工寸法を決定する主な基準は、個々の基板層においてフィーチャを生成する解像度と、上述した要因に、具体的にはリソグラフィプロセスに影響を及ぼす全体のオーバーレイ誤差である。
微細構造を縮小し続けるには、これに対応して露光波長、ビーム光学、位置合せ手段などに対してフォトリソグラフィシステムを適応させ、所要の解像度を与える必要がある。しかし、このことで、ツールメーカに開発努力の点で大きな負担を負わせ、一方、微細製造メーカは増加する一方のツールへの投資と、所有コスト、いわゆるCOOが非常にかかることことが問題となっている。よって、各々の材料層に微細構造フィーチャを画定する一方で、従来のフォトリソグラフィ技術に関連するいくつかの問題点を回避もしくは減らすことができる新たな技術が提案されている。
１つの有望なアプローチとして、ナノインプリント技術が挙げられる。これは、モールドやダイに画定されたパターンを適切なマスク層に機械的に転送する技術であり、次に、これは、対象の材料層をパターニングするために用いられる。
例えば、フィーチャーサイズを縮小した金属構造が必要な高度な半導体デバイスのメタライゼーション層の製造においては、エレクトロマイグレーションに対する寄生容量が低くて抵抗が高い、通常は、いわゆる、はめ込みまたはダマシン技術が用いられる。
集積回路の複合回路レイアウトを提供する配線層を形成するこの技術では、トレンチとビアとを受け入れるように、適切な誘電材料がパターニングされる。次に、トレンチおよびビアは、銅、銅合金、銀、あるいは任意の他の適切な金属などの高導電性材料で充填される。従って、様々に積み重ねられたメタライゼーション層の金属領域間を電気的に接続しているビアを、金属線などの金属領域に対して正確に位置合せする必要がある。この際。少なくとも下方のメタライゼーション層の金属線とビアとの横方向の寸法は、最小のクリティカル寸法と同等もののであり、従って、非常に高度なリソグラフィ技術が要求される。加えて、光学パターニング技術のために、さらに高度なデバイス層の表面形状を完全に制御する必要があり、これには、二酸化シリコン、窒化シリコンなどの「従来の」誘電材料と比べると、機械的安定性が低下しているおそれのあるｌｏｗ−ｋ材料を使用していることから、非常に高度な平坦化技術が求められうる。
従って、光学的パターニング法を用いないことで、それぞれのトレンチまたはビアをナノインプリント技術に基づいて形成することができる。その際に、レジスト材料または任意のその他のマスク材料は、金属線のトレンチが形成される場合に、トレンチを形成するためのそれぞれの線とスペースとを含むレリーフを有する対応するダイによって接触される。次のプロセスステップでは、マスク層から、メタライゼーション層の誘電材料などの材料層にパターンを転送するために、マスク層が用いられる。
ナノインプリント技術を使用することによって、フォトリソグラフィに関連する多くの問題を回避することができるが、インプリントプロセスにより画定されたトレンチを、すでに形成済みのビアに対して精密に位置合せする必要があり、これにより、インプリントプロセス技術に非常に厳しい制約が課される。他の場合では、ナノインプリント技術には、開口部が層間絶縁材料に直接形成される場合に、その成形に対するフレキシビリティが低下するという欠点がある。その理由としては、従来のフォトリソグラフィ技術で実効的制御法として用いられているような、例えば、テーパー形状を得るための露光パラメータ及び／又はエッチパラメータの調整はもはや有効でないからである。
本発明は、上述した問題点のいくつか、または全てを解決するか、少なくとも減らすことのできる様々な方法に関する。
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
概して、本文中に開示されている主題は、導電線、ビアなどのそれぞれのフィーチャを特定の材料層内に形成する、または提供するように、機械的相互作用が用いられる技術を用いて、半導体デバイスなどの微細構造のフィーチャを形成する技術に関する。このために、ビア開口部とトレンチとは共通のインプリントプロセスにおいて画定することができることから、例えば、半導体デバイスのメタライゼーション層を形成するために必要なプロセスステップ数を著しく減らすことによって、ある態様では高度なフレキシビリティが与えられる。
その他の態様では、メタライゼーション層などのフィーチャのトレンチおよび開口部などの、複数の特定のデバイスフィーチャにとっては利点となりうる、垂直でないサイドウォール部分を形成することができるように、トレンチ、ビアなどのサイドウォール構造は、対応して設計されたインプリントモールドやダイに基づいて実効的に調整される。その結果、インプリント技術のプロセスの複雑度を軽減することによって、及び／又は、それぞれのフィーチャの成形において高度なフレキシビリティを与えることによって、プロセスの複雑度を軽減した状態でそれぞれの微細構造デバイスの全体のパフォーマンスを向上させることができる。その理由は、高度な半導体デバイスのメタライゼーション構造が考慮される場合に、例えば、埋め込み挙動を向上させることによって、例えば、クリティカルな位置合せオペレーションが減り、及び／又は、特定の回路フィーチャのプロセスパフォーマンスが向上するからである。
本文に開示した１つの例示的実施形態によれば、方法において、ビア開口部とトレンチとが基板の上方に形成される、モールダブルである成形可能材料層に共通にインプリントされる。その際に、ビア開口部とトレンチとは微細構造デバイスのメタライゼーション構造のフィーチャに対応する。さらに、該方法において、ビア開口部とトレンチに基づいてビアと導電線とが形成される。
本文に開示された別の例示的実施形態によれば、方法において、基板上方に形成される成形可能材料層に開口部がインプリントされる。その際に、開口部は微細構造デバイスのフィーチャに対応し、さらに、開口部の底部に対して、垂直でない方向のサイドウォール部分を有する。さらに、該方法において、開口部に基づいてフィーチャが形成され、その際に、このフィーチャはその底部に対して垂直でないサイドウォール部分を有する。
本文に開示されたさらに別の例示的実施形態によれば、方法において、半導体デバイスのメタライゼーション層が形成され、さらにこのメタライゼーション層が、複数の回路素子が形成された基板に転送される。
本文に開示された例示的実施形態に従う層間絶縁材料中にそれぞれの開口部を直接的に形成するための共通のインプリントプロセスにおいて、ビア／線メタライゼーション構造を形成する間の微細構造の概略的断面図。 本文に開示された例示的実施形態に従う層間絶縁材料中にそれぞれの開口部を直接的に形成するための共通のインプリントプロセスにおいて、ビア／線メタライゼーション構造を形成する間の微細構造の概略的断面図。 本文に開示された例示的実施形態に従う層間絶縁材料中にそれぞれの開口部を直接的に形成するための共通のインプリントプロセスにおいて、ビア／線メタライゼーション構造を形成する間の微細構造の概略的断面図。 本文に開示された例示的実施形態に従う層間絶縁材料中にそれぞれの開口部を直接的に形成するための共通のインプリントプロセスにおいて、ビア／線メタライゼーション構造を形成する間の微細構造の概略的断面図。 本文に開示された例示的実施形態に従う層間絶縁材料中にそれぞれの開口部を直接的に形成するための共通のインプリントプロセスにおいて、ビア／線メタライゼーション構造を形成する間の微細構造の概略的断面図。 他の例示的実施形態に従う後続のエッチプロセスを有する共通のインプリントプロセスに基づいてビア／線メタライゼーション構造を製造する間の微細構造デバイスの概略的断面図。 他の例示的実施形態に従う後続のエッチプロセスを有する共通のインプリントプロセスに基づいてビア／線メタライゼーション構造を製造する間の微細構造デバイスの概略的断面図。 他の例示的実施形態に従う後続のエッチプロセスを有する共通のインプリントプロセスに基づいてビア／線メタライゼーション構造を製造する間の微細構造デバイスの概略的断面図。 他の例示的実施形態に従う後続のエッチプロセスを有する共通のインプリントプロセスに基づいてビア／線メタライゼーション構造を製造する間の微細構造デバイスの概略的断面図。 さらなる例示的実施形態に従う後続の誘電層を除去するステップを有する共通のインプリントプロセスに基づいてビア／線メタライゼーション構造を形成する各種の製造段階における概略的断面図。 さらなる例示的実施形態に従う後続の誘電層を除去するステップを有する共通のインプリントプロセスに基づいてビア／線メタライゼーション構造を形成する各種の製造段階における概略的断面図。 さらなる例示的実施形態に従う後続の誘電層を除去するステップを有する共通のインプリントプロセスに基づいてビア／線メタライゼーション構造を形成する各種の製造段階における概略的断面図。 さらなる例示的実施形態に従う後続の誘電層を除去するステップを有する共通のインプリントプロセスに基づいてビア／線メタライゼーション構造を形成する各種の製造段階における概略的断面図。 さらなる例示的実施形態に従う後続の誘電層を除去するステップを有する共通のインプリントプロセスに基づいてビア／線メタライゼーション構造を形成する各種の製造段階における概略的断面図。 さらに他の例示的実施形態に従うインプリントモールドまたはダイ、つまり、ビア／線構造の雌型を形成するためのプロセスフローの概略的説明図。 さらに他の例示的実施形態に従うインプリントモールドまたはダイ、つまり、ビア／線構造の雌型を形成するためのプロセスフローの概略的説明図。 さらに他の例示的実施形態に従うインプリントモールドまたはダイ、つまり、ビア／線構造の雌型を形成するためのプロセスフローの概略的説明図。 本文中に開示した他の例示的実施形態に従う複数の回路素子を含む基板への、１つまたはそれ以上のメタライゼーション構造の機械的転送を示した概略的説明図。 本文中に開示した例示的実施形態に従う半導体デバイスのメタライゼーションフィーチャのそれぞれの雌型の垂直でないサイドウォール構造を有する複数のインプリントモールドまたはダイの概略的断面図。 本文中に開示した例示的実施形態に従う半導体デバイスのメタライゼーションフィーチャのそれぞれの雌型の垂直でないサイドウォール構造を有する複数のインプリントモールドまたはダイの概略的断面図。 本文中に開示した例示的実施形態に従う半導体デバイスのメタライゼーションフィーチャのそれぞれの雌型の垂直でないサイドウォール構造を有する複数のインプリントモールドまたはダイの概略的断面図。 さらに他の例示的実施形態に従うテーパー形状のインプリントダイまたはモールドに基づいてアイソレーショントレンチを形成する間の半導体デバイスの概略的断面図。 さらに他の例示的実施形態に従うテーパー形状のインプリントダイまたはモールドに基づいてアイソレーショントレンチを形成する間の半導体デバイスの概略的断面図。 本文中に説明したその他の例示的実施形態に従うインプリント技術により得た変形したサイドウォール構造を有する、ゲート電極などの導電線を形成するための各種の製造段階における半導体デバイスの概略的断面図。 本文中に説明したその他の例示的実施形態に従うインプリント技術により得た変形したサイドウォール構造を有する、ゲート電極などの導電線を形成するための各種の製造段階における半導体デバイスの概略的断面図。 本文中に説明したその他の例示的実施形態に従うインプリント技術により得た変形したサイドウォール構造を有する、ゲート電極などの導電線を形成するための各種の製造段階における半導体デバイスの概略的断面図。 本文中に説明したその他の例示的実施形態に従うインプリント技術により得た変形したサイドウォール構造を有する、ゲート電極などの導電線を形成するための各種の製造段階における半導体デバイスの概略的断面図。
本開示は、添付の図面とともに以下の説明を読むことで理解することができる。本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示さたものであり、以下にその詳細を記載す。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。本発明の実施例を以下に記載する。
図面において、同じ参照符号は同様の要素を示す。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
本発明を添付の図面を参照しながら説明する。図面に概略的に描かれている様々な構造、システムおよびデバイスは単に説明を目的としたものであって、当業者には周知の詳細で本発明を曖昧なものにしないようにしている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味から異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。概して、本文に開示されている主題は、半導体デバイスなどの微細構造フィーチャを形成する技術に関するものであり、該技術においては、少なくともいくつかのフォトリソグラフィステップがインプリント技術に置き換えられる。
インプリント技術においては、フィーチャ、あるいはフィーチャを形成する少なくとも１つのマスク層は、成形可能材料と、対応するインプリントモールドやナノダイ、あるいはスタンプ間で直接的に電気接触をすることによって形成される。その際に、ある態様では、必須の位置合せプロセスの数を減らし、さらに、蒸着ステップ、平坦化ステップなどの個々のプロセスステップ数を減らすことができるように、２つの異なる種類のフィーチャを共通のインプリントプロセスにおいて形成してもよい。他の態様では、それぞれのフィーチャのパフォーマンスを向上するように、及び／又はそれぞれのパターニングプロセスのパフォーマンスを向上するように、それぞれのインプリントモールドを適切に設計することによってそれぞれのフィーチャを成形することができる。例えば、ある例示的実施形態では、金属、金属合金などの導電性材料を確実に埋め込むために、対応の蒸着プロセスの埋め込み挙動を著しく高めるべく、対応して設計されるインプリントダイやモールドに基づいて、テーパー状のビアやトレンチが形成される。これにより、全体のプロセス効率が向上し、従って生産コストを抑えることができる。その理由は、多くの製造段階において非常に費用がかかり複雑なフォトリソグラフィステップを回避することができ、あるいは、適切なインプリントモールドを形成するためにそれぞれのフォトリソグラフィプロセスを用いることができ、この結果、複数の基板の処理に用いることができる対応のインプリントモールドやダイを単一のフォトリソグラフィプロセスによって形成することができるからである。
図１ａに、微細構造デバイス１００を概略的に示す。これは、ある例示的実施形態においては、形成されるトランジスタ、コンデンサ、レジスタなどのそれぞれの回路素子を電気的に接続するためのメタライゼーション構造を受け入れることができる半導体デバイスであってもよい。他の場合では、微細構造デバイス１００は、オプトエレクトロニクス構成要素及び／又は機械的構成要素などが形成されたデバイスであってもよい。微細構造デバイス１００は、適切な半導体層がそれぞれの絶縁層上に形成されるシリコンオンインシュレータ（ＳＯＩ）アーキテクチャが考慮される場合に、埋め込み絶縁層（図示せず）を含みうる、シリコンベースの半導体基板などの任意の適切な基板であってよい基板１０１を含みうる。他の場合では、基板１０１は、それぞれの構成要素を製造することができる適切な材料層が形成された適切なキャリア材料であってもよく、構成要素のうちの少なくともいくつかは、それぞれの回路素子間を電気的に相互接続するように、対応するメタライゼーション構造を必要としうる。
さらに他の場合では、基板１０１は、後の段階でそれぞれの半導体デバイスに転送されうるメタライゼーション構造が上方に形成された任意の適切なキャリア材料であってもよい。これについては以下に詳述する。ある例示的実施形態では、基板１０１には、それぞれのコンタクト領域１０２を含む複数のフィーチャが形成されていてもよい。このコンタクト領域は、高導電性半導体領域、金属領域などの形態で形成されてもよい。さらに、基板１０１の上方には成形可能材料層１０３が形成されてもよく、図１ａに示している実施形態では、層１０３は、メタライゼーション構造のフィーチャを形成するために、適切な絶縁材料であってもよい。例えば、ある例示的実施形態では、層１０３の成形可能材料は、典型的にはｌｏｗ−ｋ誘電体、もしくは、ウルトラｌｏｗ−ｋ誘電体とも呼ばれる、比誘電率が３．０かそれよりも実質的に小さい誘電体から構成されてもよい。この文脈において、「成形可能」という用語は、成形可能材料を変形させ、それぞれのインプリントダイ、つまり、材料層１０３に形成される開口部の雌型を取り外すことができるようにインプリントモールドやダイと機械的に接触することができ、その際に、成形可能材料１０３は、変形された形状をインプリントモールドの除去後に実質的に維持することができる、材料特性のことを指すものである。
例えば、幅広い種類の熱可塑性材料を利用可能することがでる。それらは、熱を加えると低粘性の状態になり、よって、低粘性の状態で材料１０３をそれぞれ変形できるものであってもよく、その際に、熱可塑性材料を冷却後、それぞれの変形した形状を、変形したインプリントダイを除去後であっても維持することができる。他の場合では、ポリマー材料、レジスト材料などのそれぞれの材料は、低粘性の状態で提供され、それぞれのインプリントモールドとの接触後、それぞれの材料は、例えば、ＵＶ照射、熱処理などに基づいて硬化されて、変形した形状を維持するようにしてもよい。
図１ａに示す実施形態には、シリコン、二酸化シリコン、金属、金属合金、特定の可塑性材料など、任意の適切な材料から作られる基板１５１を含むそれぞれのインプリントモールドまたはダイ１５０に接触する前の微細構造デバイス１００が示されている。さらに、インプリントモールド１５０は、材料層１０３に形成されるそれぞれの複合開口部の複数の雌型１５２を含んでもよい。図示している実施形態では、雌型１５２は、ビア部分１５２Ａとトレンチ部分１５２Ｂとを含んでもよく、これらは誘電層１０３に形成されるメタライゼーション構造のそれぞれのビアおよび金属線に対応しうる。例えば、デバイス１００などの高度な微細構造デバイスでは、約１００ｎｍから数μｎｍの幅のそれぞれの金属線またはその他の導電線が形成されてもよく、この幅は対象とするメタライゼーション構造のレベルに応じて、およびデバイス１００の任意の回路素子の最小加工寸法に応じて決まる。
すでに説明したように、メタライゼーション構造のそれぞれのフィーチャは、典型的にはフォトリソグラフィと、対応のエッチプロセスに基づいて形成される。その際に、非常に複雑な位置合せ装置を含む非常に複雑なリソグラフィーツールが要求される。ビアと、それに接続される金属線を形成するそれぞれの製造シーケンスにおいて、対象とするプロセスストラテジーに関係なく、トレンチとビアとを相互に位置合せする必要があり、これが、最終的に、それぞれの設計ルールによって考慮されなければならないそれぞれの位置誤差となりうる。対応するビア開口部のそれぞれの雌型１５２Ａと、それぞれのトレンチを表す雌型１５２Ｂを含むインプリントモールド１５０を使用することによって、ビアと金属線とが自動的に非常に精密に相互に位置合せされる。この結果、プロセスの複雑度が緩和され、デバイスのパフォーマンスが向上し、通常は、ビア開口部とトレンチ間にある程度のずれを考慮して設ける必要のあるプロセスマージンを減らすことができる。微細構造デバイス１００を形成する典型的なプロセスフローは以下のプロセスを含みうる。導電領域１０２などの任意の微細構造が形成されるのであれば、そのような領域を、あるいは、任意の他の回路素子をフォトリソグラフィプロセスあるいはその他のインプラントプロセス（以下に後述する）、注入プロセス、エッチ技術、平坦化プロセスなどを含みうる十分に確立された技術に基づいて形成後に、層１０３の成形可能材料は任意の適切な蒸着技術に基づいて形成されうる。
例えば、層１０３が特定のポリマー材料、成形可能レジスト材料などの硬化性材料である場合に、スピンオン技術により層１０３を低粘性の状態で塗布し、低粘性の状態で維持することができる。他の例示的実施形態では、層１０３は任意の適切な蒸着技術で形成してもよく、また、熱可塑性材料が使用される場合は、例えば、層１０３を熱処理することによって、高度に変形可能な状態にするように適切に処理することができる。次に、インプリントモールド１５０は、例えば各々の機械的な位置合せマーク（図示せず）、光学的位置合せマークなどを用いて十分に確立された位置合せツールに基づいて、微細構造１００に対して位置決めと位置合せとがなされる。インプリントモールド１５０と微細構造１００とを相互に対して適切に位置決めした後、インプリントモールド１５０及び／又は微細構造デバイス１００は、実質的に各々の側方向の位置を維持した状態で、矢印１５３に示すように相互に対して相対的に移動される。
図１ｂに、インプリントモールド１５０と接触している場合の微細構造１００を概略的に示す。該図では、それぞれの雌型１５２は、ビア開口部とトレンチとを画定するように、成形可能材料層１０３を変形している。その後、層１０３は、その温度を低下させ、ＵＶ（紫外線）照射などの適切な処理によって層１０３を硬化するなどして処理され、層１０３の材料を実質的に非変形性の状態とするように、つまり、所望する高度な忠実度でインプリントモールド１５０を除去後に、材料層１０３が実質的にその形状を維持できる状態、とするようにする。
図１ｃに、インプリントモールド１５０が矢印１５４に示すように除去され、この結果、材料１０３が実質的に非変形状態であることから、寸法と形状とがインプリントモールド１５０のそれぞれの雌型１５２Ａ、１５２Ｂにそれぞれ対応する、ビア開口部１０４Ａとトレンチ１０４Ｂとを含むそれぞれのインプリント構造１０４が残された状態にある微細構造１００を概略的に示す。インプリントモールド１５０は、層１０３の材料に対して、該層が実質的に非変形の状態において、接着性は低くてもよい。このことは、ナノインプリントプロセスのための十分に確立された技術を用いて、それぞれの表面処理または材料組成に基づいて実現される。さらに、ビア開口部１０４Ａとトレンチ１０４Ｂとを層１０３中に共通にインプリントする間、層１０３中の材料の高さレベルはそれぞれの雌型１５２の体積が増加することによって変化しうる。その際に、高さレベルのそれぞれの増加量は、基板１０１にわたってのそれぞれの雌型１５２のパターン密度に応じて局所的に変化しうる。
例えば、材料１０３のインプリントモールド１５０を位置決めする最終段階において流体連通を実質的に抑制している雌型１５２Ｂのパターン構造のために、基板１０１にわたって層１０３のそれぞれの部位間に流体連通が設けられていない場合は、モールド１５０は、異なるデバイス部位間を実効的に連通するか、層１０３の余分な材料を除去することのできるそれぞれの流体チャネル（図示せず）を有することができる。その結果、インプリントモールド１５０を実質的に非変形状態の層１０３から除去すると、実質的に平坦な表面構造が得られる。その際に、層１０３の余分な材料が、層１０３の材料を非変形状態にする前に除去したかどうかに応じて、層１０３の厚みは、当初に蒸着した層１０３の厚みとは異なることがある。さらに、微細構造１００及び／又はインプリントモールド１５０の表面トポグラフィーに対する不均一性はそれほど重要でないことから、それぞれの材料残留物１０４Ｃがそれぞれのビア開口部１０４Ａに残存しているおそれがあり、これにより、導電領域１０２などの下方の構造との完全な機械的接触ができなくなる。
図１ｄに、さらに次の製造段階における微細構造デバイス１００を概略的に示す。該図では、構造１００は材料残留物１０４Ｃを除去するためにエッチ雰囲気１０５にさらされる。エッチプロセス１０５において、十分に確立されたレシピを用いて残留物１０４Ｃを効率的に除去するようにしてもよい。その際に、ある例示的実施形態では、導電性領域１０２の材料に対して、ある程度の選択性が、プロセス１０５のエッチ化学物質に与えられうる。このようにして、エッチプロセス１０５のプロセス時間を制御し、下方の領域１０２に過度の損傷を生じさせることなく、基板１０１全体にわたって実質的に確実に残留物１０４Ｃを除去するようにする。さらに、層１０３の材料は、エッチプロセス１０５のために、開口部１０４Ａの外側へ除去してもよい。しかし、その際に、トレンチ１０４Ｂと、層１０３の水平方向の表面部位１０３Ｓにおいて材料が同時に除去されることから、トレンチ１０４Ｂのそれぞれの深度は実質的に同じままである。
一方で、層１０３の全体の厚みは、プロセス１０５におけるオーバーエッチングの程度に応じて薄くされることもある。その後、金属、金属合金などの導電性材料でそれぞれの構造１０４を埋め込むために微細構造デバイス１００を準備し、微細構造１００のそれぞれのメタライゼーション構造を形成するように、それぞれのビアおよび金属線を設けるようにする。図１ｅに、さらに次の製造段階における微細構造デバイス１００を概略的に示す。該図では、下方の導電性領域１０２に接続することができるように、先に形成されたビア開口部１０４Ａ内にそれぞれのビア１０６Ａが設けられている。さらに、先に画定されたトレンチ１０４Ｂ内に導電線１０６Ｂが形成される。これにより、任意の適切な誘電材料を表す材料層１０３は、導電線１０６Ｂおよびビア１０６Ａとの組合せにおいてそれぞれのメタライゼーション層１０７を画定することができる。その際に、それぞれの導電線１０６Ｂは、内部レベルで電気的に接続する。
その一方で、ビア１０６Ａは、接触プラグ、回路素子の接触領域、下方のメタライゼーション層の金属領域などであってもよい導電領域１０２に対して電気的に接触する。対象とする微細構造１００の技術ノードに応じて、側方向の寸法、つまり、図１ｅにおいては、ビア１０６Ａおよび導電線１０６Ｂの水平方向の拡張部は、非常に高度な半導体デバイスに対しては、１００ｎｍかそれよりも実質的に短くてもよく、それぞれの寸法は、デバイスのレベルと、微細構造デバイス１００の動作において発生するそれぞれの電流密度とに応じて決まる。さらに、それぞれのビア及び／又は導電線１０６Ｂの特定の形状は、設計要件に応じて変化することが分かるであろう。例えば、それぞれの導電線１０６Ｂの幅及び／又は深度は、同一のデバイスレベル内で変化してもよい。これにより、動作条件、蒸着技術のプロセス条件などに対するそれぞれのメタライゼーション構造を非常にフレキシブルに適用することができる。
同様のことがビア１０６Ａについても当てはまる。さらに、ビア１０６Ａと導電線１０６Ｂとは、任意の適切な導電性材料に基づいて形成してもよい。その際に、高度な用途では、高パフォーマンスのメタライゼーション構造を提供するように、銅、銅合金、銀、銀合金などの高導電性金属を用いてもよい。それぞれのビア開口部１０４Ａとトレンチ１０４Ｂとに埋め込まれる導電性材料の特徴に応じて、導電性材料はさらに、金属が層１０３の周囲の誘電材料中に、従って、最終的に、センシティブなデバイス領域に実質的に拡散するのを防ぎ、さらに、誘電材料あるいは酸素、フッ素など、該材料に含まれる反応性成分と、銅、銅合金などのそれぞれの導電性材料との望ましくない相互作用を実質的に抑えることができるように、導電性バリア材料を含んでもよい。
図１ｅに示す微細構造１００は、以下のプロセスに基づいて形成されてもよい。エッチプロセス１０５（図１ｄ）後に、ある例示的実施形態では、それぞれの導電性バリア層（図示せず）を、スパッタ蒸着、化学気相蒸着（ＣＶＤ）法、無電解めっき、原子層蒸着（ＡＬＤ）などの任意の適切な蒸着技術に基づいて蒸着することができる。例えば、タンタル、窒化タンタル、チタン、窒化チタン、タングステン、窒化タングステンなどの任意の適切な材料をスパッタ蒸着によって蒸着してもよく、その際に、エッチプロセス１０５として、あるいは付加的なエッチステップとして実行できる先行するスパッタエッチステップにより、下方の導電領域１０２を確実に露出することができる。その後、銅などの適切なシード材料が、スパッタ蒸着、無電解蒸着などによって蒸着され、その後、銅、銅合金、銀、銀合金などのバルク金属が蒸着される。次に、電気化学エッチング、化学機械研磨（ＣＭＰ）などを含む適切な技術に基づいて、バリア材料、シード材料、および現実のバルク金属などのいずれの余分な材料が除去される。ある例示的実施形態では、余分な材料をそれぞれ除去する間に、ＣＭＰプロセスを実行してもよく、これにより、微細構造デバイス１００の表面トポロジーも平坦化される。この平坦化において、ビア開口部１０４Ａとトレンチ１０４Ｂ（図１ｃ）を形成するために、共通のインプリントプロセスにおいて生じ得た高低差を取り除くことができる。その結果、プロセスの複雑度が軽減した非常に実効的なプロセスシーケンスにおいて、任意の適切な寸法および形状を有することができるビア１０６Ａと導電線１０６Ｂとを含むメタライゼーション層１０７を容易に形成することができる。
その理由は、ビア１０６Ａと金属線１０６Ｂとは、各コンポーネントに対してそれぞれを位置合せする必要なしに、共通のリソグラフィプロセスに基づいて形成することができるからである。さらに、ビアおよび線１０６Ａ、１０６Ｂ、具体的にはその中間部分の特定の寸法と形状とは、多くの従来のパターニング法の場合のように、フォトリソグラフィおよびエッチ技術によって制限されることなく、デバイス要件に従って設計される。例えば、以下に詳述しているように、フォトリソグラフィおよびエッチプロセスなどのプロセス技術における特定のプロセスパラメータに実質的に制限されることなく、ビア１０６Ａ及び／又はトレンチ１０６Ｂのサイドウォールをプロセスおよびデバイス要件に容易に適応させることができる。
さらに、図１ａ〜１ｅに関して示した実施形態では、ビア１０６Ａと線１０６Ｂとは、メタライゼーション層１０７の誘電材料、つまり、成形可能材料層１０３に直接的に形成することができ、これにより、プロセスの複雑度も軽減することができる。図２ａ〜２ｄに関して、本文中に開示した主題のさらなる例示的実施形態を以下にさらに詳述する。ここでは、メタライゼーション層の誘電材料に対して高度なフレキシブル性を得ることができ、これにより、非成形可能材料を実効的に用いることができる一方で、それでもビアおよびトレンチは共通のインプリント技術により形成することができる。
図２ａに、基板２０１を含む微細構造デバイス２００を概略的に示す。該基板には導電性領域２０２が形成されており、この領域は、基板２０１の上方に形成される１つまたはそれ以上のメタライゼーション層によって電気的に接続されている。コンポーネント２０１および２０２に関しては、微細構造デバイス１００に関してすでに説明したものと同じ基準を適用することができる。さらに、この製造段階では、基板２０１の上方に誘電層２０７が設けられる。その際に、誘電層２０７の材料は、メタライゼーション層の層間絶縁材料としての特徴に対して選択される。例えば、高度な応用においては、誘電層２０７はｌｏｗ−ｋ材料を含みうる。さらに、この誘電層２０７の上方にマスク層２０３を形成してもよい。これは、成形可能材料、つまり、インプリントモールド２５０によって機械的に接触される場合に非常に変形しやすい材料、から構成されてもよい。この材料は、インプリントモールドとの接触により生じる変形の程度をそれぞれ維持することができるように、非常に非変形状態にすることができる。例えば、マスク層２０３は成形可能レジスト材料、熱可塑性材料などを含んでもよい。
インプリントモールドまたはダイ２５０は、それぞれのビア開口部に対する雌型２５２Ａと、トレンチに対応する対応の雌型２５２Ｂを含むそれぞれの雌型２５２が形成されたそれぞれの基板２５１を含む。インプリントモールドに関しては、モールド１５０に関して既述したものと同様の基準を適用することができる。図２ａに示した製造段階において、インプリントモールド２５０は、デバイス１００およびモールド１５０に関しても上記に説明したように、微細構造デバイス２００に対して位置決めされる。次いで、モールド２５０は矢印２５３に示しているように、マスク層２０３と接触する。その際に、マスク層２０３は低粘性の状態あるいは非常に変形しやすい状態にある。
図２ｂに、インプリントモールド２５０がマスク層２０３と接している場合の状態を概略的に示す。その際に、マスク層２０３の材料を非常に非変形状態とするように、熱処理及び／又はＵＶ照射などのそれぞれの処理が実行される。
図２ｃに、矢印２５４に示すように、インプリントモールド２５０の取り外され、その結果、マスク層２０３が実質的に非変形状態であることから、それぞれのビア開口部２０４Ａとトレンチ２０４Ｂとが形成される状態を概略的に示す。表面の接着性などの点においてのインプリントモールド２５０の特徴に関しては、インプリントモールド１５０に関して既述したものと同様の基準を適用することができる。従って、インプリントモールド２５０を取り外し後、パターニングしたマスクをビア開口部２０４Ａとトレンチ２０４Ｂとを下方の誘電層２０７に転送するための後続の異方性エッチプロセスにおいて使用してもよい。
図２ｄに、異方性エッチプロセス２０５における微細構造デバイス２００を概略的に示す。このエッチプロセスにおいては、マスク層２０３の材料と、下方の層２０７のエッチ速度とを同程度にするエッチ化学物質が使用されうる。これにより、層２０３と２０７との間に顕著なエッチ選択性は必要とされないことから、高度な異方性エッチ挙動を確立することができる。従って、エッチプロセス２０５において、マスク層２０３の材料は、誘電層２０７の露出した部位の材料に沿って徐々に除去される。このようにして、マスク層２０３のビア２０４Ａとトレンチ２０４Ｂとは、最終的にそれぞれのビア開口部２０７Ａとトレンチ２０７Ｂとを誘電層に形成することができるように、誘電層２０７中に徐々に「押さ」れ、その際に、プロセス２０５の異方性挙動が高度なことから、非常に高度なエッチ忠実度を実現することができる。従って、エッチプロセス２０５の最終段階では、誘電層２０７は現在は２０３Ｒと示されているマスク層２０３の残留物に覆われている。一方で、ビア開口部２０７Ａの底部においてそれぞれの導電性領域２０２を確実に露出するように、エッチプロセス２０５を継続してもよく、その際に、残留物２０３Ｒはエッチプロセス２０５によって消費される。
ある例示的実施形態では、残留物２０３Ｒは、エッチプロセス２０５の最終段階では残ったままであり、残留物２０３Ｒを除去するために、その後、残留物２０３Ｒの材料と誘電層２０７間での選択性が高い、ウェット化学プロセスやドライ化学プロセスなどの付加的なエッチプロセスを実行することができる。この結果、マスク層２０３の初期の厚みはそれほど重要でないことから、プロセスのフレキシビリティが高まる。エッチプロセス２０５や後続の付加的なエッチステップによって残留物２０３Ｒを除去後に、図１ｅにデバイス１００に関してすでに説明したものと同様のやり方で、微細構造デバイス２００に対して更なる処理を行うことができる。つまり、誘電層２０７に形成されるようなそれぞれのメタライゼーション層を画定すべく、にそれぞれのビアおよび導電線を設けるために、バリア材料などの適切な高導電性材料および高導電性金属を埋め込むように任意の適切なプロセスシーケンスを実行してもよい。従って、それぞれのメタライゼーション構造は、非常に実効的なインプリントプロセスに基づいて形成されうる。
その際に、それぞれのビア開口部とトレンチとは、共通のプロセスステップにおいて形成され、その一方で、メタライゼーション層に対して適切な誘電材料を選択する際の高度なフレキシビリティが与えられる。図３ａ〜３ｄに関して、以下に更なる例示的実施形態を記載する。ここでは、実効的なインプリント技術に基づいてメタライゼーション構造が形成され、その際に、それぞれのビア開口部およびトレンチを画定するために、および、メタライゼーション構造を形成するために、犠牲層が用いられる。
図３ａに、基板３０１と、その上方に形成される成形可能材料３０３とを含む微細構造デバイス３００の断面図を概略的に示す。さらに、層３０３からの取り外しにおけるビア開口部３５２Ａとトレンチ３５２Ｂに対する雌型を含むインプリントモールド３５０が図示されており、層３０３は、それぞれのビア開口部３０４Ａとトレンチ３０４Ｂとを画定することができるように、非常に非変形性の状態である。インプリントモールド３５０の特徴に関しては、上述したように、それぞれのコンポーネント１５０および２５０が参照される。さらに、微細構造３００は、デバイス１００および２００に関してすでに説明したような微細構造であってよく、あるいは、１つまたはそれ以上のメタライゼーション構造を形成するためのベースコンポーネントであってもよい。従って、基板３０１は、成形可能材料層３０３を形成するための任意のキャリア材料であってもよく、また、ある例示的実施形態では、それぞれの回路素子と導電性領域（図示せず）とが形成されていてもよく、一方で他の例示的実施形態では、基板３０１には実質的に他の機能的なコンポーネントが備わってなくてもよい。成形可能材料層３０３は、任意の適切な材料の形態で提供され、その誘電特徴は必須ではない。その理由は、層３０３は、それぞれのビアと金属線とが形成された後に取り外される犠牲層として用いることができるからである。
図３ｂに、さらに次の製造段階における微細構造デバイス３００を概略的に示す。犠牲層３０３内には、それぞれのビア３０６Ａと導電線３０６Ｂとが形成され、その際に、ビア３０６Ａと線３０６Ｂとを形成するために、任意の適切な導電性材料を使用してもよい。１つの例示的実施形態では、銅、銅合金、銀、銀合金などの高導電性金属がそれぞれのビア開口部３０４Ａとトレンチ３０４Ｂ（図３ａ）とに埋め込まれる。その際に、対応のバリア特徴は次の段階で与えられることから、それぞれのバリア材料を形成するための先行するステップは必要とされえない。ある例示的実施形態では、基板３０１の表面部分は、パラジウム、白金、銅などの任意の適切な触媒材料を含みうる。これは、ビア開口部３０４Ａとトレンチ３０４Ｂとを形成する間に露出されうる。よって、非常に実効的な無電解めっき技術を、例えば、銅および銅合金に基づいて行ってもよく、その結果、下から上に、高アスペクト比の開口部を確実に埋め込むための従来の電気めっき法において一般にみられるような埋め込み挙動に対するどのような制約も実質的に緩和することができる。従って、それぞれのビア開口部３０４Ａとトレンチ３０４Ｂとを共通のインプリントプロセスで非常に実効的に画定することとの組合せにより、埋め込み挙動とバリア蒸着に対するプロセスの複雑度をさらに軽減するとともに、さらなるプロセスパフォーマンスを得ることができる。
図３ｃに、メタライゼーション構造３０６に対して犠牲層３０３を選択的に除去するための選択的等方性エッチプロセス３０８における微細構造デバイス３００を概略的に示す。このために、非常に選択的なエッチレシピを用いることができる。その際に、層３０３は、共通のインプリントプロセスにおける所望の特徴に対してのみ設けられている一方で、その誘電特徴は関係ないことから、適切な材料を選択する際の高度なフレキシビリティが与えられる。図３ｄに、さらに次の製造段階における微細構造３００を概略的に示す。ここでは、デバイス３００は、メタライゼーション構造３０６の露出した表面部分にそれぞれのバリア層３１０を形成するために、処理３０９にさらされる。上述したように、銅、銅合金などの複数の高導電性金属に対しては、周囲の誘電材料とのいかなる相互作用をも抑えるように、金属を確実に取り囲む必要がある。さらに、非常に高度な集積回路に一般的にみられる適度に高い電流密度により、エレクトロマイグレーション効果が、それぞれのメタライゼーション構造の全体の信頼度と従って寿命に対する主要な役割を果たしうる。エレクトロマイグレーション効果は、拡散パスの存在と非常に相関していることから、いかなるインターフェース領域もエレクトロマイグレーションに対して特に非常に重要であり、従って、全体のエレクトロマイグレーション挙動は、バリア材料とのそれぞれの整合性の質に非常に依存することになる。従って、周囲の誘電材料がない状態でバリア層３１０が提供されることにより、無電解めっきなどの非常に実効的な製造技術を用いることができる。
これにより、メタライゼーション構造３０６を確実にかつ均一に取り囲むことができる一方で、銅材料との組合せにより、エレクトロマイグレーション効果に対する抵抗が高いことで周知の、コバルト／タングステン／ホウ素、コバルト／タングステン／リンなどのさらなる非常に実効的なバリア材料が形成されうる。従って、メタライゼーション構造３０６の表面部分を対応して露出することによって、それぞれの材料が自己整合法で蒸着され、これにより、非常に均一的なやり方でバリア層３１０が形成される。従って、それぞれのメタライゼーション構造３０６の全体のパフォーマンスは著しく向上し、一方、それでも、それぞれのビア開口部３０４Ａとトレンチ３０４Ｂとが共通にパターニングされることにより、プロセスの複雑度が軽減され、精度が高まる。
図３ｅに、メタライゼーション構造３０６との組合せにおいてそれぞれのメタライゼーション層を画定するように任意の誘電層３０７を形成するための蒸着プロセス３１１における微細構造デバイス３００を概略的に示す。蒸着プロセス３１１は、高度な集積回路に求められうるような低誘電率の適切な誘電材料でメタライゼーション構造３０６を確実に取り囲むように、スピンオン技術、ＣＶＤ技術などの任意の適切な蒸着技術であってもよい。蒸着プロセス３１１の特徴に応じて、実質的に平坦な表面トポロジーを与えるように、誘電層３０７のいずれの余分な材料が、例えばＣＭＰによって除去され、その際に、バリア層３１０の上方の部位を露出するとプロセスは確実に停止しうる。一方で他の例示的実施形態では、ＣＭＰは、バリア層３１０の露出に基づいて制御されうる選択的エッチプロセスと組み合わせることができる。
図４ａ〜４ｃに関して、さらなる例示的実施形態を以下に記載する。ここでは、トレンチとの組合せにおいてビア開口部の雌型を提供することができるように、適切なインプリントモールドまたはダイが形成される。図４ａに、さらに次の製造段階におけるインプリントモールドまたはダイ４５おの断面図を概略的に示す。ダイ４５０は、任意の適切な基板４５１を含みうる。これは、それぞれのプロセス技術に従って適切にパターニングすることのできる表面部分が形成された任意の適切なキャリア材料であってもよい。例えば、基板４５１はシリコン層、二酸化シリコン層、または、ビア開口部およびトレンチのそれぞれのネガイメージもしくは型を形成する後続のプロセスにおいて、所要の機械的安定性とそれぞれのエッチ特徴とを与えることができる任意のその他の適切な材料が形成されたシリコン基板であってもよい。トレンチ４５２Ｂの対応する雌型は、基板４５１または基板４５１上に提供される任意の適切な材料層の上方に形成される。その際に、雌型４５２Ｂは、基板４５１の周囲の材料に対してエッチ選択性の高い、二酸化シリコン、窒化シリコンなどの、任意の適切な材料から構成されてもよい。
さらに、エッチストップ層４５５は基板４５１の上方に形成され、続いて、さらなる材料層４５６が形成される。材料層４５６中には、ビア開口部４５２Ａのそれぞれの雌型が形成されうる。雌型４５２Ａは、プロセスおよびデバイス要件に応じて雌型４５２Ｂと実質的に同一の材料で構成されてもよいし、別の材料で構成されてもよい。図４ａに示す例示的実施形態では、層４５６の材料と雌型４５２Ａの材料とは特定のエッチレシピに対して高度なエッチ選択性を示しうる。例えば、層４５６は、ポリシリコンなどで構成されてもよく、一方、雌型４５２Ａは、二酸化シリコン、窒化シリコンなどで構成されてもよい。図４ａに示すインプリントモールド４５０を形成する一般的なプロセスフローは以下のプロセスを含みうる。まず、それぞれのトレンチを受け入れるように基板４５１がパターニングされる。これは、それぞれのレジストマスクを提供し、このレジストマスクに基づいて基板４５１をパターニングことができるように、フォトリソグラフィおよびそれぞれのエッチ技術に基づいて実現される。他の例示的実施形態においては、成形可能材料を含むそれぞれのマスク層がそれぞれのインプリントモールドに基づいてパターニングされ、その後、それぞれのトレンチを基板４５１に転送するために、パターニングしたマスク層がエッチマスクとして使用されうる。
例えば、シリコンや任意の他の適切な材料に対するそれぞれのエッチ技術は従来技術において周知である。その後、基板４５１に形成されたトレンチは、二酸化シリコンなどの適切な材料によって、高密度プラズマＣＶＤ、準常圧（sub-atmospheric）ＣＶＤなどの十分に確立された蒸着技術に基づいて埋め込まれる。その後、表面トポロジーがＣＭＰによって平坦化され、例えば窒化シリコンから構成されるエッチストップ層４５５が十分に確立されたプロセス技術に基づいて蒸着されうる。層４５６は、ポリシリコン材料の形状で提供されている場合は、例えば、低圧ＣＶＤによって蒸着されうる。その後、層４５６は、雌型４５２Ａに対応するそれぞれの開口部を受け入れるようにパターニングされる。これは、フォトリソグラフィおよび異方性エッチプロセスに基づいて、あるいは、上述したように、対応する成形可能材料層を層４５６の上方に形成し、次に、この材料層をそれぞれのインプリント技術によってパターニングするインプリントプロセス技術に基づいてなされる。その後、対応のレジストマスク、または任意の他のエッチマスクに基づいて、層４５６がパターニングされ、それぞれの開口部が二酸化シリコンなどの適切な材料によって再度埋め込まれる。
従って、図４ａに示すダイ４５０は、十分に確立されたフォトリソグラフィ技術に基づいて、または、雌型４５２Ｂおよび４５２Ａが後続のプロセスステップで製造されるインプリント技術に基づいて形成されうる。図４ｂに、さらに次の製造段階におけるインプリントダイ４５０を概略的に示す。１つの例示的実施形態では、層４５６の材料を選択的に除去し、その一方で雌型４５２Ａの材料を維持した状態にするように、選択的エッチプロセス４５７を実行してもよい。例えば、二酸化シリコンに対してポリシリコンを選択的に除去する技術においては、高選択性のウェット化学エッチプロセスが十分に確立されている。他の実施形態では、高選択性のエッチプロセスを用いてもよい。他の例示的実施形態では、エッチプロセス４５７は、層４５６から直接的に形成されうる雌型４５２Ａを実質的に覆うエッチマスク（図示せず）に基づいた高異方性エッチプロセスであってもよい。このために、インプリントモールド４５０は、図４ａに関してすでに説明したものと同様のやり方で雌型４５２Ｂを受け入れることができるように形成され、続いて、エッチストップ層４５５と層４５６とを上述したように蒸着してもよい。その後、インプリント技術などで形成されたフォトリソグラフィやいずれのその他のマスクによって形成された、例えば、レジストマスクの形態のそれぞれのエッチマスクを用いて、エッチプロセス４５７において、層４５６の材料から形成されうる部位４５２Ａを覆うようにしてもよい。従って、選択されたストラテジーに関係なく、雌型４５２Ａはエッチプロセス４５７完了後に提供されうる。
図４ｃに、雌型４５２Ａ、４５２Ｂの材料に対して基板４５１の材料を選択的に除去するために、更なる選択的エッチプロセス４５８におけるインプリントダイ４５０を概略的に示す。例えば、二酸化シリコンに対してシリコンを除去するための高選択性のエッチレシピは、当該技術分野で十分に確立されている。エッチプロセス４５８を確実に制御するように、雌型４５２Ａ、４５２Ｂと実質的に同一の材料から構成される対応のエッチストップ層（図示せず）を設けてもよい。従って、エッチプロセス４５８の完了後に、それぞれの雌型４５２Ａ、４５２Ｂが露出され、また各雌型は実質的に、共通のインプリントプロセスに基づいて他の基板に形成されるメタライゼーション構造に対する対応のビア開口部およびトレンチであってもよい。ダイ４５０は、任意の適切な成形可能材料に対する接着性や表面粗さを適切に軽減するように、例えば、表面改質プロセスによって後続のインプリントプロセスに対して、任意の適切な方法で準備することができる。例えば、それぞれの薄い表面膜をＣＶＤ、ＡＬＤなどの適切な蒸着技術に基づいて形成することができる。他の例示的実施形態では、例えば窒化物形成などのそれぞれの表面処理を行って、所望の表面特徴を与えるようにしてもよい。プロセス技術に応じて、特定の構造、つまり、それぞれの雌型の寸法および形状が先行するプロセス技術に基づいて調整されうることが分かるであろう。例えば、高さの違うそれぞれの雌型４５２Ｂが必要とされれば、ダイ４５０のそれぞれの部位を覆い、対応の異方性エッチプロセスを行い、覆われていない雌型４５２Ｂから材料を選択的に除去するようにしてもよい。
他の場合では、それぞれのエッチマスクがインプリント技術によって画定される場合に、それぞれのインプリントモールドに基づいて、寸法と形状とが異なるそれぞれの雌型４５２Ａ、４５２Ｂを得ることができる。従って、ダイ４５０は、微細構造デバイス１００、２００および３００に関してすでに説明したプロセス技術において実効的に用いることができ、さらに、まだ説明していないその他の例示的実施形態との組合せにおいても用いることができる。さらに他の例示的実施形態では、インプリントモールド４５０はそれ自体がメタライゼーション構造として形成されてもよく、これは、すでに説明したようなデバイス１００、２００、および３００などの、それぞれの微細構造デバイスに「インプリント」されうる。図５に、メタライゼーション構造５５０を概略的に示す。該構造は、ある例示的実施形態では、それぞれの微細構造デバイス５００にインプリントされる、つまり、機械的に接続される「インプリントモールドまたはダイ」として考えることができ、それぞれの数のコンタクト部位５１１に接続される複数の回路素子５１０を含む半導体デバイスであってもよい。メタライゼーション構造５５０もまた、メタライゼーション層１０７、２０７、および３０７に関してすでに説明したようなプロセス技術に基づいてすでに形成済みであってよい、あるいは、インプリントダイ４５０に関して説明したようなプロセスフローにより形成されうる１つまたはそれ以上のメタライゼーション層を含み、その際に、適切な金属材料に基づいてそれぞれの雌型が形成されてもよい。
１つの例示的実施形態では、メタライゼーション構造５５０は、すでに説明したように、それぞれのビア５５２Ａとの組合せにおいてそれぞれの金属線５５２Ｂを共通にパターニングするそれぞれのインプリントプロセスに基づいて形成されうる。その際に、所望であれば、複数のそれぞれのプロセスシーケンスを繰り返して行い、複数の金属層を提供するようにしてもよい。メタライゼーション構造５５０は、すでに説明したように、位置合せプロシージャに基づいてデバイス５００に対して位置合せされうる。さらに、ある例示的実施形態では、例えば、「成形可能」層５０３は、例えば、適切な電解液の薄い層の形態で提供されてもよく、メタライゼーション構造５５０と層５０３との接触において、選択的材料蒸着を開始し、接触部位５５１と電気的および機械的接触させるようにしてもよい。その後、層５０３の余分な材料が除去され、これが高粘性の状態で塗布してもよい適切な誘電材料に置き換えられる。従って、メタライゼーション構造５５０は、すでに説明したような非常に実効的なインプリント技術に基づいて形成され、その際に、それぞれの半導体デバイスのメタライゼーション構造を形成するプロセスと、回路素子を形成する製造シーケンスとを高度に切り離すことができる。
このようにして、メタライゼーション構造５５０と半導体デバイス５００とを含む、完成したデバイスに対する全体の製造時間を著しく短縮することができる一方で、さらなるプロセスフレキシビリティと歩留まりとが増加する。その理由は、メタライゼーション構造やデバイスレベルにおいてのいかなる不具合によっても完成した微細構造デバイスが損失するおそれはないからである。図６ａ〜６ｃに関して、さらなる例示的実施形態を以下に記載する。ここでは、それぞれの回路フィーチャに適切な形状、具体的にはサイドウォール部分を設けるように、適切に設計されたインプリントモールドまたはダイが提供される。
図６ａに、それぞれの回路フィーチャの基板６５１と、複数の雌型６５２とを含むインプリントモールド６５０を概略的に示しており、これは、１つの例示的実施形態では、メタライゼーション構造の導電線のビア開口部に対する雌型６５２Ａとトレンチに対する雌型６５２Ｂであってよい。他の例示的実施形態では、それぞれの雌型６５２は、アイソレーショントレンチ、ゲート電極などの他の回路素子であってもよく、これについては以下に詳述する。基板６５１と雌型６５２の材料組成に関しては、インプリントモールド１５０、２５０、３５０、４５０に関して上述したものと同様の基準を適用することができる。図示している実施形態では、雌型６５２Ａ、６５２Ｂのそれぞれのサイドウォール部分６５２Ｓは、底部６５２Ｄに対して垂直でない方向を含みうる。その際に、１つの例示的実施形態では、それぞれのサイドウォール部分６５２Ｓは、ビア開口部およびトレンチのそれぞれの上部の幅または寸法を増加させるテーパー形状を画定してもよく、これにより、それぞれの蒸着技術において埋め込み挙動を実効的に向上させることができる。
図６ｂに、それぞれのビア開口部に対する雌型６５２Ａが形成されたインプリントモールド６５０を概略的に示しており、これは、パターニングプロセスがビア開口部とトレンチとに対して別々に実行される場合に有利である。雌型６５２Ａのサイドウォール６５２Ｓは、深度全体にわたって連続するテーパー状である必要はないが、デバイスおよびプロセス要件に応じて、サイドウォールの角度は異なりうる。例えば、サイドウォール部分６５２Ｓの上方部分だけが著しく傾斜し、下方部は、底部６５２Ｄに対して実質的に垂直方向であってもよい。しかし、デバイス要件に応じて、任意のその他のサイドウォール構造を提供することができる。図６ｃに、それぞれのトレンチに対する雌型６５２Ｂを含むインプリントモールド６５０を概略的に示す。適切な寸法、本例においては、サイドウォール部分６５２Ｓのそれぞれのテーパ形状はデバイス要件に従って設けられうる。従って、それぞれの開口部を形成するためにインプリントモールド６５０を使用後、後続の、バリア材料及び／又はバルク材料の蒸着において埋め込み挙動は著しく向上し、これにより、それぞれのメタライゼーション構造の信頼性が高まる。祖に理由は、バリア材料をより確実に蒸着することで、エレクトロマイグレーションに対する抵抗が著しく向上するとともに、電気的および機械的特徴もまた向上するからである。
例えば、図６ａに示すインプリントモールド６５０は、それぞれのビア開口部とトレンチとが共通のインプリントプロセスで形成される、上述したプロセス技術との組合せにおいて有利に使用することができる。他方、図６ｂおよび６ｃに示すインプリントモールド６５０は、それぞれのビア開口部とトレンチとが別々のプロセスステップでパターニングされるそれぞれのプロセスシーケンスにおいて有利に使用することができる。
図７ａ〜７ｂ、および８ａ〜８ｄに関して、さらなる例示的実施形態を以下に記載する。ここでは、垂直でないサイドウォール部分を有するそれぞれのインプリントモールドが、高度な集積回路のメタライゼーション構造以外の回路素子をパターニングするために使用されてもよい。図７ａに、基板７０１を含む半導体デバイス７００の断面図を概略的に示す。該基板７０１は、トランジスタ、コンデンサなどの半導体素子を形成するために、材料層が形成された任意の適切な基板であってもよい。例えば、基板７０１は、それぞれの回路素子を形成するためにシリコンベースの半導体層が形成されたキャリア材料であってもよい。この点において、シリコンベースの半導体層は、実質量のシリコン、例えば、約５０原子百分率あるいはそれ以上のシリコンを含む実質的な結晶性半導体層と理解される。さらに、基板７０１の上方にはマスク層７０３が形成される。このマスク層には、それぞれの開口部７０４Ｂが形成される。該開口部は、その底部７０４Ｄに対して少なくとも一部が垂直方向でないサイドウォール７０４Ｓが形成されうる。１つの例示的実施形態では、開口部７０４Ｂは、基板７０１に対応のトレンチを形成するために用いられるトレンチであってもよく、これは、基板７０１に対応のアクティブ領域を画定するように、高度な半導体デバイスの絶縁トレンチとしての役割を果たす。
図７ａに示すデバイス７００を形成する典型的なプロセスフローは以下のプロセスを含みうる。基板７０１を用意した後、層７０３は任意の適切な蒸着技術によって形成されうる。その際に、層７０３の材料は成形可能材料、つまり、層７０３は低粘性の状態であるか、あるいは、例えば、図６ｃに関して説明しているように、任意の適切な形状を有しうる対応のインプリントモールド（図示せず）と接触するときに非常に変形しやすい。従って、それぞれに設計されたサイドウォール部分を有するそれぞれのインプリントモールドにより、所要の、垂直でない形状、例えば、図７ａに示すようなテーパー構造を有する対応の開口部７０４Ｂが形成されうる。その後、インプリントモールドは、すでに説明したように除去され、その一方で、層７０３の材料は非常に非変形の状態である。その後、デバイス７００は、対応のエッチプロセス７０５にさらされうる。その間、層７０３の材料と、基板７０１の露出した部分の材料とが除去され、その結果、開口部７０４Ｂが基板７０１に徐々に転送される。
図７ｂに、エッチプロセス７０５の完了後の半導体デバイス７００を概略的に示す。その際に、それぞれの開口部７０６Ｂは基板７０１中に形成され、その際に、それぞれに成形された開口部７０４Ｂに基づいて、所望のテーパー形状、つまり、垂直でないそれぞれのサイドウォール部分７０６Ｓの構造が得られる。従って、所望の寸法と形状のそれぞれのインプリントモールドを提供することにより、特別に適応させたエッチ技術などを必要とせずに、開口部７０６Ｂのそれぞれの構造を非常にフレキシブルに設計することができる。図８ａに、材料層８０７が形成された基板８０１を含む半導体デバイス８００を概略的に示す。該デバイスは、１つの例示的実施形態では、後続のプロセスステップと互換性のある、二酸化シリコンなどの任意の適切な材料を含みうる。さらに、層８０７の上方にはマスク層８０３が形成される。このマスク層には対応する開口部８０４Ｂが形成される。該開口部は、その底部８０４Ｄに対して垂直ではないサイドウォール部分８０４Ｓを含む特定の形状を有する。
図８ａに示す実施形態では、開口部８０４Ｂの上部において、直径が増加してもよく、その一方で、下方部においては、幅は実質的に一定である。例えば、開口部８０４Ｂは、基板８０１の上方に形成されるゲート電極であってもよい。図８ａに示す半導体デバイス８００を形成する一般的なプロセスフローは、上述したものと同様のプロセスを含むことができ、その際に、図７ａおよび７ｂに示すアイソレーショントレンチに基づいて形成されうるいずれの絶縁層を形成後に、十分に確立された蒸着技術に基づいて材料層８０７が形成されうる。その後、成形可能材料から構成される層８０３が適切な技術に基づいて形成され、その後、開口部８０４Ｂは、開口部８０４Ｂの形状が所望の構造となるように、適切に設計されたインプリントモールドに基づいて形成されうる。本例においては、十分に画定されたゲート長を得るように、幅が実質的に一定の、実質的に一定の下方部が設けられ、一方で、その上方部は、それぞれのゲート電極の導電性を高めうる。
層８０３を対応して硬化させ、それぞれのインプリントモールドを除去することにより開口部８０４Ｂを形成後に、デバイス８００は、層８０３の材料と、層８０７の露出部分の材料とを除去するようにそれぞれの異方性エッチプロセス８０５にさらされ、これにより、開口部８０４Ｂを層８０７に徐々に転送することができる。図８ｂに、エッチプロセス８０５が完了後、対応の開口部８７０Ｂが形成されたデバイス８００を概略的に示す。図８ｃに、さらに次の製造段階におけるデバイス８００を概略的に示す。ここでは、開口部８０７Ｂの底部にゲート絶縁層８１２が形成される。その際に、ゲート絶縁層８１２は、これから形成されるそれぞれのトランジスタ素子に求められる材料組成および厚みに対して、任意の適切な構成を有することができる。さらに、開口部８０７Ｂを確実に埋め込むことができるように、例えば、ポリシリコンなどのゲート電極材料８１３の層が形成されうる。このために、低圧ＣＶＤなどの適切な蒸着技術を用いることができる。その後、層８１３の余分な材料がＣＭＰによって除去される。図８ｄに、さらに次の製造段階におけるデバイス８００を概略的に示す。ここでは、上方部の幅８１３Ｕと下方部の幅８１３Ｌとを有するゲート電極８１３Ａを維持することができるように層８０７が除去され、これにより、ゲート電極８１３Ａの導電性が増加する一方で、それでも、幅８１３Ｌによって実質的に画定される所要のゲート長を維持することができる。ゲート電極８１３Ａは高選択性のエッチプロセスに基づいて形成され、その際に、十分に確立された等方性エッチ技術を用いてもよい。例えば、ゲート絶縁層８１２が窒化シリコンから構成される場合は、十分に確立された等方性エッチレシピを用いて、層８１３の材料（二酸化シリコンの形態で供給されているとき）をゲート電極８１３Ａおよびゲート絶縁層８１２に対して選択的に層８１３の材料を除去するようにする。
その他の場合では、ゲート絶縁層８１２が二酸化シリコンに基づいて形成されているときは、層８０７に対して、例えば、窒化シリコンなどの適切な材料が、あるいは、ポリマー材料などの任意の他の適切な材料といった、ゲート電極材料８１３を確実に蒸着することのできる能力のみを備えうる材料が選択されうる。その結果、本文に説明した主題により、微細構造のフィーチャをパターニングする改良された技術と、ある例示的実施形態においては、ビアおよび金属線などのメタライゼーション構造のフィーチャをパターニングする改良された技術がインプリント技術に基づいて提供される。このような技術では、ビア開口部とトレンチとを共通してインプリントすることによって、少なくともいくつかの複雑な位置合せプロシージャを回避することで、プロセスの複雑度を実質的に軽減することができる。このために、ビアおよび線構造を含む適切に構成されたインプリントモールドを用いてもよい。
その他の態様では、それぞれの回路フィーチャの形状、特に、サイドウォール構造は、それぞれに設計されたインプリントモールドに基づいて変化し、これにより、ビア、金属線、アイソレーショントレンチ、ゲート電極などの回路素子を形成するために高度なフレキシビリティが与えられる。その際に、製造プロセス及び／又はそれぞれの回路素子の最終のパフォーマンスを向上すべく、垂直でない部分を含むように、全体の寸法に加えて、サイドウォール構造が変化しうる。従って、プロセスの複雑度が軽減するほか、デバイスのパフォーマンスが向上する。その理由は、メタライゼーション構造に対して、エレクトロマイグレーションの点から、信頼性とパフォーマンスとが向上するからである。さらに、メタライゼーション構造の少なくとも実質的な部分を「機械的に」パターニングすることで、それぞれの構造を形成するフレキシビリティが高まる。その際に、ある例示的実施形態では、メタライゼーション構造の形成は、実質的に全体の製造時間を減らし、生産歩留まりを増加させるデバイスレベルでの回路素子の形成とは完全に切り離される。
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。

Claims (6)

  1. 基板の上方に形成された成形可能材料にビア開口部およびトレンチを共通にインプリントするステップを含み、前記ビア開口部およびトレンチは微細構造デバイスのメタライゼーション構造のフィーチャに対応し、
    前記ビア開口部およびトレンチを導電性材料で実質的に完全に充填することによって前記ビア開口部およびトレンチに基づいてビアと導電線とを形成するステップと、
    前記ビアおよび前記導電線の表面部分を露出するために前記成形可能材料を実質的に除去し、前記ビアおよび前記導電線を取り囲むように導電性のバリア層を前記露出された表面部分に形成するステップとを含む、
    方法。
  2. 前記成形可能材料層は、誘電率が約３．０あるいはそれ以下の誘電材料を含む、請求項１記載の方法。
  3. 前記ビアと前記導電線とを形成する前に、前記成形可能材料層の残留物をビア開口部の底部から除去するステップをさらに含む、請求項１記載の方法。
  4. 前記ビアと前記導電線の雌型を表すインプリントモールドを形成するステップと、
    前記ビア開口部およびトレンチを複数の基板の上方に提供された成形可能材料層に共通にインプリントするステップとをさらに含む、請求項１記載の方法。
  5. 前記インプリントモールドを形成するステップが、前記ビア開口部および前記トレンチの前記雌型を受け入れることができるようにモールド基板をパターニングするべく、リソグラフィプロセスおよびエッチングプロセスを実行するステップを含む、請求項４記載の方法。
  6. 前記インプリントモールドは、インプリントプロセスによって形成される、請求項４記載の方法。
JP2009518102A 2006-06-30 2007-04-05 位置合せおよびフィーチャの成形に対してフレキシビリティが向上したナノインプリント技術 Expired - Fee Related JP5244793B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE102006030267.2 2006-06-30
DE102006030267A DE102006030267B4 (de) 2006-06-30 2006-06-30 Nano-Einprägetechnik mit erhöhter Flexibilität in Bezug auf die Justierung und die Formung von Strukturelementen
US11/671,688 2007-02-06
US11/671,688 US7928004B2 (en) 2006-06-30 2007-02-06 Nano imprint technique with increased flexibility with respect to alignment and feature shaping
PCT/US2007/008371 WO2008005087A2 (en) 2006-06-30 2007-04-05 A nano imprint technique with increased flexibility with respect to alignment and feature shaping

Publications (2)

Publication Number Publication Date
JP2009543334A JP2009543334A (ja) 2009-12-03
JP5244793B2 true JP5244793B2 (ja) 2013-07-24

Family

ID=38776961

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009518102A Expired - Fee Related JP5244793B2 (ja) 2006-06-30 2007-04-05 位置合せおよびフィーチャの成形に対してフレキシビリティが向上したナノインプリント技術

Country Status (7)

Country Link
US (2) US7928004B2 (ja)
JP (1) JP5244793B2 (ja)
KR (1) KR101336274B1 (ja)
CN (1) CN101479842B (ja)
DE (1) DE102006030267B4 (ja)
GB (1) GB2452445A (ja)
TW (1) TWI474391B (ja)

Families Citing this family (207)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8466068B2 (en) * 2007-12-31 2013-06-18 Sandisk 3D Llc Methods and apparatus for forming memory lines and vias in three dimensional memory arrays using dual damascene process and imprint lithography
US20100301449A1 (en) * 2007-12-31 2010-12-02 Sandisk 3D Llc Methods and apparatus for forming line and pillar structures for three dimensional memory arrays using a double subtractive process and imprint lithography
US20100095862A1 (en) * 2008-10-22 2010-04-22 Molecular Imprints, Inc. Double Sidewall Angle Nano-Imprint Template
US8114787B2 (en) 2009-02-19 2012-02-14 Empire Technology Development Llc Integrated circuit nanowires
US9577642B2 (en) * 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
GB2473200B (en) 2009-09-02 2014-03-05 Pragmatic Printing Ltd Structures comprising planar electronic devices
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
JP2011216808A (ja) * 2010-04-02 2011-10-27 Toshiba Mach Co Ltd 転写装置、転写システム及び転写方法
US8293645B2 (en) * 2010-06-30 2012-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming photovoltaic cell
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12362219B2 (en) 2010-11-18 2025-07-15 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US12360310B2 (en) 2010-10-13 2025-07-15 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US8957519B2 (en) * 2010-10-22 2015-02-17 International Business Machines Corporation Structure and metallization process for advanced technology nodes
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12125737B1 (en) 2010-11-18 2024-10-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US12154817B1 (en) 2010-11-18 2024-11-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US12136562B2 (en) 2010-11-18 2024-11-05 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US12272586B2 (en) 2010-11-18 2025-04-08 Monolithic 3D Inc. 3D semiconductor memory device and structure with memory and metal layers
US12144190B2 (en) 2010-11-18 2024-11-12 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and memory cells preliminary class
US12100611B2 (en) 2010-11-18 2024-09-24 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US12243765B2 (en) 2010-11-18 2025-03-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US9034233B2 (en) * 2010-11-30 2015-05-19 Infineon Technologies Ag Method of processing a substrate
US12463076B2 (en) 2010-12-16 2025-11-04 Monolithic 3D Inc. 3D semiconductor device and structure
DE102011105679B4 (de) 2011-06-22 2019-03-28 Nanoscribe Gmbh Verfahren zum Herstellen dreidimensionaler Mikrostrukturen
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
CN102915950B (zh) * 2011-08-03 2014-12-10 中芯国际集成电路制造(上海)有限公司 在半导体器件上同时制作通孔和沟槽的方法
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US12249538B2 (en) 2012-12-29 2025-03-11 Monolithic 3D Inc. 3D semiconductor device and structure including power distribution grids
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US8871639B2 (en) 2013-01-04 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
PL2953905T3 (pl) * 2013-02-11 2019-01-31 Sulfator Oy Sposób przetwarzania wód zawierających siarczan
US9215798B2 (en) * 2013-03-05 2015-12-15 Eastman Kodak Company Imprinted multi-layer micro-structure method with multi-level stamp
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US12100646B2 (en) 2013-03-12 2024-09-24 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US9418985B2 (en) 2013-07-16 2016-08-16 Qualcomm Incorporated Complete system-on-chip (SOC) using monolithic three dimensional (3D) integrated circuit (IC) (3DIC) technology
KR102160570B1 (ko) 2013-10-02 2020-09-28 삼성전자 주식회사 반도체 장치의 제조 방법
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
GB2523570A (en) * 2014-02-27 2015-09-02 Agilent Technologies Inc Rigid piston-actuator-assembly supported for performing a pendulum-type tolerance compensation motion
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US12615784B2 (en) 2015-11-07 2026-04-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US12477752B2 (en) 2015-09-21 2025-11-18 Monolithic 3D Inc. 3D semiconductor memory devices and structures
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US12219769B2 (en) 2015-10-24 2025-02-04 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
JP2017017093A (ja) * 2015-06-29 2017-01-19 株式会社東芝 半導体装置の製造方法
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
CN106548973A (zh) * 2015-09-17 2017-03-29 中芯长电半导体（江阴）有限公司 扇出型晶圆级封装方法
US12178055B2 (en) 2015-09-21 2024-12-24 Monolithic 3D Inc. 3D semiconductor memory devices and structures
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
US12250830B2 (en) 2015-09-21 2025-03-11 Monolithic 3D Inc. 3D semiconductor memory devices and structures
US12100658B2 (en) 2015-09-21 2024-09-24 Monolithic 3D Inc. Method to produce a 3D multilayer semiconductor device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US12120880B1 (en) 2015-10-24 2024-10-15 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US12225704B2 (en) 2016-10-10 2025-02-11 Monolithic 3D Inc. 3D memory devices and structures with memory arrays and metal layers
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US10056292B2 (en) 2016-11-22 2018-08-21 Globalfoundries Inc. Self-aligned lithographic patterning
US10056291B2 (en) * 2016-11-23 2018-08-21 Globalfoundries Inc. Post spacer self-aligned cuts
CN106647166A (zh) * 2016-11-25 2017-05-10 武汉红星杨科技有限公司 纳米压印模版晶向对准装置及对准方法
US10163633B2 (en) 2017-03-13 2018-12-25 Globalfoundries Inc. Non-mandrel cut formation
JP7375294B2 (ja) * 2017-07-28 2023-11-08 Tdk株式会社 導電性基板、電子装置及び表示装置の製造方法
EP3444672A1 (en) * 2017-08-16 2019-02-20 Rhodia Operations Micro-patterning of high conductive polymer
JP7117615B2 (ja) * 2017-12-08 2022-08-15 パナソニックＩｐマネジメント株式会社 半導体装置の製造方法
US11281094B2 (en) * 2018-11-15 2022-03-22 Applied Materials, Inc. Method for via formation by micro-imprinting
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
CN110911465B (zh) * 2019-11-29 2022-11-25 京东方科技集团股份有限公司 阵列基板及其制备方法和显示装置
JP2022037669A (ja) * 2020-08-25 2022-03-09 昭和電工マテリアルズ株式会社 電子部品装置を製造する方法、インプリント用モールド、及び、インプリント用モールドを製造する方法
JP7547265B2 (ja) 2021-03-23 2024-09-09 キオクシア株式会社 設計パターン生成方法、テンプレート、テンプレートの製造方法、及び半導体装置
US20220390833A1 (en) * 2021-06-03 2022-12-08 Viavi Solutions Inc. Method of replicating a microstructure pattern
US12353128B2 (en) 2021-06-03 2025-07-08 Viavi Solutions Inc. Method of replicating a microstructure pattern
EP4423321A1 (en) * 2021-10-29 2024-09-04 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Stamping surface profile in design layer and using patterned electroplating protection structure for defining electroplating structure on seed layer
CN114695254B (zh) * 2022-05-31 2022-09-02 季华实验室 一种集成电路制备方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2233494A (en) * 1989-06-26 1991-01-09 Philips Nv Providing an electrode on a semiconductor device
US5173442A (en) * 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
JPH05160571A (ja) * 1991-12-03 1993-06-25 Sharp Corp 多層導電回路基板の層間接続方法
JPH06267943A (ja) * 1993-03-15 1994-09-22 Hitachi Ltd 半導体装置の製造方法
JP3119021B2 (ja) * 1993-04-08 2000-12-18 住友金属工業株式会社 半導体装置のコンタクトホール形成方法
JPH08191044A (ja) * 1995-01-12 1996-07-23 Mitsubishi Electric Corp レジストパターン形成方法
JPH08276597A (ja) * 1995-04-04 1996-10-22 Canon Inc 記録ヘッド用板状基体およびその製造方法ならびに前記記録ヘッド用板状基体を用いた記録ヘッドとこれを搭載する液体噴射記録装置
JPH118249A (ja) * 1997-06-17 1999-01-12 Nippon Telegr & Teleph Corp <Ntt> 配線の製法
JPH11330235A (ja) * 1998-05-11 1999-11-30 Sony Corp 半導体装置の絶縁層加工方法および半導体装置の絶縁層加工装置
DE19930104C1 (de) * 1999-07-01 2001-02-15 Fraunhofer Ges Forschung Verfahren zur Herstellung einer Elektrodenanordnung
KR100363642B1 (ko) * 1999-11-11 2002-12-05 아남반도체 주식회사 반도체 소자의 접촉부 형성 방법
DE10000090A1 (de) * 2000-01-04 2001-08-30 Elfo Ag Sachseln Sachseln Verfahren zum Herstellen einer mehrlagigen Planarspule
US6501180B1 (en) 2000-07-19 2002-12-31 National Semiconductor Corporation Structure and method for controlling copper diffusion and for utilizing low K materials for copper interconnects in integrated circuit structures
US6423570B1 (en) * 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
US6517977B2 (en) * 2001-03-28 2003-02-11 Motorola, Inc. Lithographic template and method of formation and use
JP2003077807A (ja) * 2001-09-04 2003-03-14 Matsushita Electric Ind Co Ltd モールド、モールドの製造方法、および、パターン形成方法
JP2003100753A (ja) * 2001-09-27 2003-04-04 Dainippon Screen Mfg Co Ltd 薄膜整形装置および薄膜整形方法
WO2003030252A2 (en) * 2001-09-28 2003-04-10 Hrl Laboratories, Llc Process for producing interconnects
US7351660B2 (en) * 2001-09-28 2008-04-01 Hrl Laboratories, Llc Process for producing high performance interconnects
JP2003174095A (ja) * 2001-12-05 2003-06-20 Matsushita Electric Ind Co Ltd 容量素子の製造方法
US7455955B2 (en) * 2002-02-27 2008-11-25 Brewer Science Inc. Planarization method for multi-layer lithography processing
US6852454B2 (en) * 2002-06-18 2005-02-08 Freescale Semiconductor, Inc. Multi-tiered lithographic template and method of formation and use
JP3821069B2 (ja) * 2002-08-01 2006-09-13 株式会社日立製作所 転写パターンによる構造体の形成方法
US7396475B2 (en) * 2003-04-25 2008-07-08 Molecular Imprints, Inc. Method of forming stepped structures employing imprint lithography
US20040224261A1 (en) * 2003-05-08 2004-11-11 Resnick Douglas J. Unitary dual damascene process using imprint lithography
US7256435B1 (en) * 2003-06-02 2007-08-14 Hewlett-Packard Development Company, L.P. Multilevel imprint lithography
TW200507175A (en) * 2003-06-20 2005-02-16 Matsushita Electric Industrial Co Ltd Pattern forming method, and manufacturing method for semiconductor device
EP1702359B1 (en) * 2003-09-29 2009-12-09 International Business Machines Corporation Fabrication method
US7632087B2 (en) * 2003-12-19 2009-12-15 Wd Media, Inc. Composite stamper for imprint lithography
US7060625B2 (en) * 2004-01-27 2006-06-13 Hewlett-Packard Development Company, L.P. Imprint stamp
US7435074B2 (en) * 2004-03-13 2008-10-14 International Business Machines Corporation Method for fabricating dual damascence structures using photo-imprint lithography, methods for fabricating imprint lithography molds for dual damascene structures, materials for imprintable dielectrics and equipment for photo-imprint lithography used in dual damascence patterning
US20050250052A1 (en) * 2004-05-10 2005-11-10 Nguyen Khe C Maskless lithography using UV absorbing nano particle
US7148142B1 (en) * 2004-06-23 2006-12-12 Advanced Micro Devices, Inc. System and method for imprint lithography to facilitate dual damascene integration in a single imprint act
US7691275B2 (en) * 2005-02-28 2010-04-06 Board Of Regents, The University Of Texas System Use of step and flash imprint lithography for direct imprinting of dielectric materials for dual damascene processing
US7348272B2 (en) * 2005-08-03 2008-03-25 United Microelectronics Corp. Method of fabricating interconnect
CN101505974A (zh) * 2005-09-07 2009-08-12 凸版光掩膜公司 用来制作双波纹结构的光掩模及其形成方法
US7468330B2 (en) * 2006-04-05 2008-12-23 International Business Machines Corporation Imprint process using polyhedral oligomeric silsesquioxane based imprint materials

Also Published As

Publication number Publication date
US8293641B2 (en) 2012-10-23
CN101479842B (zh) 2014-09-03
DE102006030267A1 (de) 2008-01-03
GB2452445A (en) 2009-03-04
US20110117723A1 (en) 2011-05-19
DE102006030267B4 (de) 2009-04-16
TW200816303A (en) 2008-04-01
GB0822570D0 (en) 2009-01-14
TWI474391B (zh) 2015-02-21
US20080003818A1 (en) 2008-01-03
US7928004B2 (en) 2011-04-19
CN101479842A (zh) 2009-07-08
KR20090033464A (ko) 2009-04-03
KR101336274B1 (ko) 2013-12-03
JP2009543334A (ja) 2009-12-03

Similar Documents

Publication Publication Date Title
JP5244793B2 (ja) 位置合せおよびフィーチャの成形に対してフレキシビリティが向上したナノインプリント技術
CN108780777B (zh) 利用选择性沉积对金属和通孔进行自对准
KR102436100B1 (ko) 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
TWI625764B (zh) 次解析度基板圖案化所用之蝕刻遮罩的形成方法
CN107112212B (zh) 使用接枝聚合物材料图案化基底
TWI352881B (en) Device manufacturing method and computer program p
KR100562189B1 (ko) Ｃｍｐ 마무리된 다마신 표면상의 리소그래피 정렬 및오버레이 측정마크의 디자인
CN102187453B (zh) 用硬掩模及两次曝光形成半导体元件的接触及导通孔
US7977237B2 (en) Fabricating vias of different size of a semiconductor device by splitting the via patterning process
US9070639B2 (en) Shrinkage of critical dimensions in a semiconductor device by selective growth of a mask material
CN101025571A (zh) 器件制造方法和计算机程序产品
CN108231663A (zh) 制作半导体装置的方法
KR102230086B1 (ko) 분해능이하 기판 패터닝 방법
JP2001274063A (ja) 半導体装置の製造方法
EP1796159B1 (en) Method for manufacturing a semiconductor device by using a dual damascene process
WO2008005087A2 (en) A nano imprint technique with increased flexibility with respect to alignment and feature shaping
TWI358789B (en) Method for dual damascene process
KR101120181B1 (ko) 반도체 소자의 형성 방법
KR20080018437A (ko) 반도체 소자 및 그 제조방법
US20080241756A1 (en) Enhancing lithography for vias and contacts by using double exposure based on line-like features
US8268730B2 (en) Methods of masking semiconductor device structures

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100226

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20100308

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111109

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120418

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130225

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130304

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130321

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130408

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160412

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5244793

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees