JP7764706B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＦＷＤ（Free Wheeling Diode）等の半導体素子が設けられた基板を有し、インバータ装置等に利用されている。
この種の半導体装置において、例えば特許文献１、２では、放熱板の上面に積層基板が配置され、積層基板上の回路パターンに半田を介して半導体素子が配置されている。このような半導体装置における電気的な配線方法としては、ワイヤボンディグが広く採用されている。ワイヤボンディングでは、接続対象の位置（例えば半導体素子と電極端子）を検出して正確なボンディング箇所を認識する。
特開２００２－１３４５５２号公報 特開２００２－２９９５５１号公報
ところで、一般的なワイヤボンディング装置では、自動でボンディング位置を検出するため、例えば画像認識の技術を用いて装置の基準点を認識する。この場合、基準点の認識に誤差が生じてしまうと、ボンディングの位置精度に影響を及ぼすおそれがある。ワイヤボンディングの位置ずれが生じると、ワイヤの接続強度が低下してワイヤが剥離しやすくなるおそれもある。
本発明はかかる点に鑑みてなされたものであり、ワイヤボンディングの位置精度を向上することが可能な半導体装置及び半導体装置の製造方法を提供することを目的の１つとする。
本発明の一態様の半導体装置は、半導体素子と、前記半導体素子の上面電極に配線部材を介して電気的に接続される制御端子と、前記制御端子と一体成型され、前記半導体素子を収容する空間を画定するケース部材と、を備え、前記制御端子は、前記配線部材の接続点となるパッドを有し、前記ケース部材は、前記パッドに対する前記配線部材の位置決めの基準点となる凸状の位置決め部を有する。
また、本発明の一態様の半導体装置の製造方法は、半導体素子と、前記半導体素子の上面電極に配線部材を介して電気的に接続される制御端子と、前記制御端子と一体成型され、前記半導体素子を収容する空間を画定するケース部材と、を備えた半導体装置の製造方法であって、前記制御端子は、前記配線部材の接続点となるパッドを有し、前記ケース部材は、前記パッドに対する前記配線部材の位置決めの基準点となる凸状の位置決め部を有し、前記配線部材を前記パッドに接続する工程において、前記パッド周辺の平面画像を撮像し、前記平面画像における前記位置決め部と前記パッドとの相対座標に基づいて前記配線部材を前記パッドに接続する。
本発明によれば、ワイヤボンディングの位置精度を向上することが可能である。
本実施の形態に係る半導体装置の平面図である。 図１の封止樹脂を省略した平面図である。 図２の部分拡大図である。 図１のＡ－Ａ線に沿って切断した断面図である。 図４の部分拡大図である。 本実施の形態に係る半導体装置の回路構成の一例を示す模式図である。 比較例に係るワイヤボンディング方法を示す模式図である。 本実施の形態に係る半導体装置の制御端子周辺の斜視図である。 本実施の形態に係るワイヤボンディング方法を示す模式図である。 本実施の形態に係る半導体装置の制御端子周辺の側面模式図である。 変形例に係る位置決め部を示す模式図である。
以下、本発明を適用可能な半導体装置について説明する。図１は、本実施の形態に係る半導体装置の平面図である。図２は、図１の封止樹脂を省略した平面図である。図３は、図２の部分拡大図である。図４は、図１のＡ－Ａ線に沿って切断した断面図である。図５は、図４の部分拡大図である。図６は、本実施の形態に係る半導体装置の回路構成の一例を示す模式図である。なお、以下に示す半導体装置はあくまで一例にすぎず、これに限定されることなく適宜変更が可能である。
また、以下の図において、半導体装置（冷却器）の長手方向をＸ方向、半導体装置（冷却器）の短手方向をＹ方向、高さ方向（基板の厚み方向）をＺ方向と定義することにする。また、半導体装置の長手方向は、複数の半導体モジュール（単位モジュール）が並ぶ方向を示している。図示されたＸ、Ｙ、Ｚの各軸は互いに直交し、右手系を成している。また、場合によっては、Ｘ方向を左右方向、Ｙ方向を前後方向、Ｚ方向を上下方向と呼ぶことがある。これらの方向（前後左右上下方向）は、説明の便宜上用いる文言であり、半導体装置の取付姿勢によっては、ＸＹＺ方向のそれぞれとの対応関係が変わることがある。例えば、半導体装置の放熱面側（冷却器側）を下面側とし、その反対側を上面側と呼ぶことにする。また、本明細書において、平面視は、半導体装置の上面又は下面をＺ方向からみた場合を意味する。
本実施の形態に係る半導体装置１は、例えばパワーコントロールユニット等の電力変換装置に適用されるものであり、インバータ回路を構成するパワー半導体モジュールである。図１から図５に示すように、半導体装置１は、複数（本実施の形態では３つ）の単位モジュール２と、これらの単位モジュール２を冷却する冷却器３と、複数の単位モジュール２を収容するケース部材４と、ケース部材４内に注入される封止樹脂５と、を含んで構成される。
単位モジュール２は、絶縁基板６と、絶縁基板６上に配置される半導体素子７と、を含んで構成される。本実施の形態では、３つの単位モジュール２がＸ方向に並んで配置されている。３つの単位モジュール２は、例えばＸ方向正側からＵ相、Ｖ相、Ｗ相を構成し、全体として三相インバータ回路を形成する。なお、単位モジュール２は、パワーセルあるいは半導体ユニットと呼ばれてもよい。
冷却器３は、平面視矩形状に形成されたベース板８を備えている。ベース板８は、平面視矩形状を有し、所定厚みの板状体で形成される。ベース板８は、その長手方向が半導体装置１の左右方向（Ｘ方向）に延び、その短手方向が半導体装置１の前後方向（Ｙ方向）に延びている。ベース板８は、一方の面（下面）と他方の面（上面）とを有している。一方の面は、単位モジュール２の放熱面を形成している。他方の面は、単位モジュール２の接合面を形成している。
ベース板８は、放熱性のよい、例えばアルミニウムや銅の合金によって形成される。また、ベース板８の表面には、所定厚みのメッキ層が形成されている。メッキ層は、ニッケル等の金属メッキで形成されることが好ましい。ベース板８の上面には、半田等の接合材Ｓを介して絶縁基板６が配置される。また、ベース板８の下面には、複数のフィンが設けられてもよい。
絶縁基板６は、例えば、ＤＣＢ（Direct Copper Bonding）基板やＡＭＢ（Active Metal Brazing）基板、あるいは金属ベース基板で構成される。具体的に絶縁基板６は、絶縁板６０と、絶縁板６０の下面に配置された放熱板６１と、絶縁板６０の上面に配置された複数の回路板６２と、を有する。絶縁基板６は、例えば平面視矩形状に形成される。
絶縁板は、例えば、アルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）等のセラミックス材料、エポキシ等の樹脂材料、又はセラミックス材料をフィラーとして用いたエポキシ樹脂材料等の絶縁材料によって形成される。なお、絶縁板は、絶縁層又は絶縁フィルムと呼ばれてもよい。
放熱板は、Ｚ方向に所定の厚みを有し、絶縁板の下面を覆うように形成される。放熱板は、例えば銅やアルミニウム等の熱伝導性の良好な金属板によって形成される。
絶縁板の上面には、複数の回路板６２が形成される。図２では、便宜上、１つの絶縁基板６につき３つの回路板６２が形成されているが、絶縁板の上面には、１つ又はより多くの回路板６２が形成されてもよい。これらの回路板は、銅箔等の金属層であり、絶縁板上に電気的に互いに絶縁された状態で島状に形成される。なお、回路板６２は、回路層と呼ばれてもよい。
絶縁基板６（回路板６２）の上面には、半田等の接合材Ｓを介して半導体素子７が配置されている。図１では、便宜上、１つの絶縁基板６につき２つの半導体素子７を示すが、より多くの半導体素子７が絶縁基板６に配置されてもよい。半導体素子７は、例えばシリコン（Ｓｉ）、炭化けい素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、及びダイヤモンド等の半導体基板によって平面視方形状又は矩形状に形成される。
なお、半導体素子７としては、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のスイッチング素子、ＦＷＤ（Free Wheeling Diode）等のダイオードが用いられる。スイッチング素子とダイオードは逆並列接続されてよい。また、半導体素子７として、ＩＧＢＴとＦＷＤを一体化したＲＣ（Reverse Conducting）－ＩＧＢＴ素子、又はパワーＭＯＳＦＥＴ素子、逆バイアスに対して十分な耐圧を有するＲＢ（Reverse Blocking）－ＩＧＢＴ等が用いられてもよい。
また、半導体素子７の形状、配置数、配置箇所等は適宜変更が可能である。なお、本実施の形態における半導体素子７は、半導体基板にトランジスタなどの機能素子を形成した、縦型のスイッチング素子であるが、これに限らず、横型のスイッチング素子であってもよい。
半導体素子７の上面電極は、金属配線板１０を介して所定の回路板６２に導電接続される。金属配線板１０は、例えば、銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材を用いて、プレス加工等によって折り曲げて形成される。例えば、半導体素子７と金属配線板１０の一端は、半田等の接合材Ｓによって接合される。また、所定の回路板６２と金属配線板１０の他端は、半田等の接合材Ｓによって接合される。これらの金属配線板１０は、リードフレームと呼ばれてもよい。
また、上記した金属配線板１０、複数の回路板６２、及び半導体素子７により、図６に示すようなインバータ回路が構成されてよい。この場合、Ｐは正極端子、Ｎは負極端子、Ｍは中間端子を表しており、２つの半導体素子７が直列接続された例を示している。
ベース板８の上面外周には、ケース部材４が配置される。ケース部材４は、例えば接着剤を介してベース板８に接合される。ケース部材４は、ベース板８の外形に沿った形状を有している。より具体的にケース部材４は、中央に開口部４ａを有する矩形枠状に形成されている。矩形状の開口部４ａには、上記した３つの単位モジュール２が収容される。すなわち、３つの単位モジュール２は、枠状のケース部材４によって画定される空間に収容される。
ケース部材４には、外部接続用の主端子（Ｐ端子１６、Ｎ端子１７、Ｍ端子１８）と、制御用の制御端子１９が設けられている。ケース部材４の短手方向（Ｙ方向）で対向する一対の壁部４０、４１のうち、Ｙ方向負側に位置する壁部４０には、平面視四角形状の凹部４２、４３が形成されている。
凹部４２には、Ｐ端子１６（後述するナット部１６ａ）が配置されている。Ｐ端子１６は、１つの単位モジュール２につき、１つずつ配置されている。Ｐ端子１６は、半田等の接合材Ｓを介して絶縁基板６（所定の回路板）に接続される。
Ｐ端子１６は、ナット部１６ａと、板状部１６ｂとを一体成型して形成されている。ナット部１６ａは、所定厚みの四角ナットで形成されている。ナット部１６ａは、中央に厚み方向へ貫通するネジ穴１６ｃが形成されている。ナット部１６ａは、板状部１６ｂの一端（基端）側に設けられている。
板状部１６ｂは、上面と下面を有する平板形状を有している。板状部１６ｂは、平面視でＹ方向に長い長尺形状を有している。また、板状部１６ｂの他端（先端）は、絶縁基板６の回路層に接合材Ｓを介して接合される。
同様に、凹部４３には、Ｎ端子１７（後述するナット部１７ａ）が配置されている。Ｎ端子１７は、１つの単位モジュール２につき、１つずつ配置されている。Ｎ端子１７は半田等の接合材Ｓを介して絶縁基板６（所定の回路板）に接続される。
Ｎ端子１７は、ナット部１７ａと、板状部１７ｂとを一体成型して形成されている。ナット部１７ａは、所定厚みの四角ナットで形成されている。ナット部１７ａは、中央に厚み方向へ貫通するネジ穴１７ｃが形成されている。ナット部１７ａは、板状部１７ｂの一端（基端）側に設けられている。
板状部１７ｂは、上面と下面を有する平板形状を有している。板状部１７ｂは、平面視でＹ方向に長い長尺形状を有している。また、板状部１７ｂの他端（先端）は、絶縁基板６の回路層に接合材Ｓを介して接合される。
また、ケース部材４の短手方向（Ｙ方向）で対向する一対の壁部４０、４１のうち、Ｙ方向正側の壁部４１には、平面視四角形状の凹部４４が形成されている。凹部４４には、Ｍ端子１８（後述するナット部１８ａ）が配置されている。Ｍ端子１８は、１つの単位モジュール２につき、１つずつ配置されている。Ｍ端子１８の端部（板状部１８ｂ）は、半田等の接合材Ｓを介して絶縁基板６（所定の回路板）に接続される。
Ｍ端子１８は、ナット部１８ａと、板状部１８ｂとを一体成型して形成されている。ナット部１８ａは、所定厚みの四角ナットで形成されている。ナット部１８ａは、中央に厚み方向へ貫通するネジ穴１８ｃが形成されている。ナット部１８ａは、板状部１８ｂの一端（基端）側に設けられている。
板状部１８ｂは、上面と下面を有する平板形状を有している。板状部１８ｂは、平面視でＹ方向に長い長尺形状を有している。また、板状部１８ｂの他端（先端）は、絶縁基板６の回路層に接合材Ｓを介して接合される。
上記したＰ端子１６は正極端子（入力端子）、Ｎ端子１７は負極端子（出力端子）、Ｍ端子１８は中間端子（出力端子）と呼ばれてもよい。これらの端子は、主電流が流れる金属配線板を構成する。Ｐ端子１６、Ｎ端子１７及びＭ端子１８の一端は外部導体に接続可能な主端子を構成し、Ｐ端子１６、Ｎ端子１７及びＭ端子１８の一端は絶縁基板６の所定の回路層に接合材Ｓを介して接合される。また、Ｐ端子１６、Ｎ端子１７、Ｍ端子１８は、図６のＰ，Ｎ，Ｍに対応している。
これらの端子は、例えば銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属材料によって形成される。なお、これらの端子の形状、配置箇所、個数等は、上記に限らず適宜変更が可能である。
また、Ｙ方向正側の壁部４１には、制御端子１９が設けられている。制御端子１９は、１つの単位モジュール２につき、例えば１０個ずつ配置されている。より具体的には、１つの単位モジュール２において、１０個の制御端子１９は、Ｍ端子１８を左右方向（Ｘ方向）で挟むように５つずつ配置されている。１０個の制御端子は、開口部４ａの外周に沿って配置されている。なお、制御端子１９の配置数は、これに限らず適宜変更が可能である。
壁部４１の縁には、開口部４ａに沿って壁部４１の上面からＺ方向へ垂直に突出した一対の柱部４１ａが形成されている。一対の柱部４１ａは、Ｍ端子１８を挟むように配置されている。また、柱部４１ａの内側（Ｙ方向負側）には、開口部４ａに沿うように壁部４１の上面に対して一段下がった段部４１ｂが形成されている。段部４１ｂもＭ端子１８を左右方向（Ｘ方向）で挟むように１つの単位モジュール２につき、一対で配置されている。
制御端子１９は、例えば銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材により形成される。制御端子１９は、ケース部材４に埋め込まれるように、一体成型（インサート成型）されている。
より具体的に１つの柱部４１ａと対応する段部４１ｂには、５つの制御端子１９が埋め込まれている。制御端子１９は、ＹＺ平面で切断した断面が略Ｌ字状を成している。また、制御端子１９は、内側の半導体素子７に接続される内側端子部１９ａ（一端部）と、外部接続用の外側端子部１９ｂ（他端部）と、を有している。制御端子１９は、内側端子部１９ａと外側端子部１９ｂとを連ねて側面視Ｌ字状に形成されている。
制御端子１９の一端側である内側端子部１９ａは、半導体素子７の面方向に沿う平板形状を有している。また、内側端子部１９ａは、ケース部材４（開口部４ａ）の内側面からＹ方向内側に向かって延びている。内側端子部１９ａは、Ｚ方向に所定厚みを有している。
また、内側端子部１９ａは、上面を除いた大部分が段部４１ｂに埋め込まれている。内側端子部１９ａの上面は、段部４１ｂの上面と面一となっている。すなわち、内側端子部１９ａの上面は、段部４１ｂに対して露出している。詳細は後述するが、内側端子部１９ａの上面は、配線部材Ｗ（ボンディングワイヤ）の接続箇所（ボンディング点）になっている。内側端子部１９ａは、ボンディングパッド１９ａと呼ばれてもよい。内側端子部１９ａは、配線部材Ｗ（制御配線と呼ばれてもよい）を介して半導体素子７の上面電極に接続される。
制御端子１９の他端側である外側端子部１９ｂは、鉛直方向に延びており、柱部４１ａ内で内側端子部１９ａに連なっている（図８参照）。上方に立ち上がった外側端子部１９ｂの中間部（基端部）は、柱部４１ａに埋め込まれている。一方で、外側端子部１９ｂの先端である上端は、柱部４１ａの上面から所定長さで突出している。なお、外側端子部１９ｂの断面は、多角形でも円形でもよい。また、外側端子部１９ｂは、プレスフィットピンで形成されてもよい。
また、柱部４１ａと段部４１ｂの間における開口部４ａの内側面には、封止樹脂５の密着性を高めるための複数の凸部４１ｃが形成されている。また、段部４１ｂの上面には、ボンディング時の目標点となる凸状の位置決め部４１ｄが形成されている。これらについては後述する。
また、ケース部材４には、外周縁に沿って複数の貫通穴２０が形成されている。貫通穴２０は、半導体装置１の固定用のネジ（不図示）を挿通するための穴である。貫通穴２０は、冷却器３のベース板８まで貫通している。
なお、ケース部材４用の樹脂は、ＰＰＳの他、ポリブチレンテレフタラート（ＰＢＴ）、ポリブチルアクリレート（ＰＢＡ）、ポリアミド（ＰＡ）、アクリロニトリルブタジエンスチレン（ＡＢＳ）、液晶ポリマー（ＬＣＰ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリブチレンサクシネート（ＰＢＳ）、ウレタンやシリコン等の絶縁性樹脂から選択され得る。また、選択される樹脂は、２種以上の樹脂の混合物でもよい。樹脂には、強度及び／又は機能性を向上させるためのフィラー（例えばガラスフィラー）が含まれてもよい。
配線部材Ｗには、導体ワイヤ（ボンディングワイヤ）が用いられる。導体ワイヤの材質は、金、銅、アルミニウム、金合金、銅合金、アルミニウム合金のいずれか１つ又はそれらの組み合わせを用いることができる。また、配線部材として導体ワイヤ以外の部材を用いることも可能である。例えば、配線部材としてリボンを用いることができる。
また、枠状のケース部材４により規定される内部空間には、封止樹脂５が充填される。すなわち、これにより、絶縁基板６、及びこれに実装された半導体素子７が上記の空間内に封止される。ケース部材４は、複数の単位モジュール２（絶縁基板６、半導体素子７）や封止樹脂５を収容する空間を画定する。
封止樹脂５は、熱硬化性の樹脂により構成される。封止樹脂５は、エポキシ、シリコーン、ウレタン、ポリイミド、ポリアミド、及びポリアミドイミドのいずれかを少なくとも含むことが好ましい。封止樹脂５には、例えば、フィラーを混入したエポキシ樹脂が、絶縁性、耐熱性及び放熱性の点から好適である。
ところで、半導体装置においては、半導体素子と端子との電気的な配線をワイヤボンディングによって実現する。例えば、ボンディングワイヤの接続には、自動ワイヤボンディング装置が用いられる。この種のワイヤボンディング装置は、通常、ワイヤの接合箇所を自動で補正する機能を有している。
例えば従来では、ワイボンディング装置のカメラでチップやボンディングパッドの平面画像を検出し、決められた箇所を基準にしてボンディングパッド上にワイヤをボンディングするようにプログラムされている。
ここで、図７を参照して、従来のワイヤボンディング方法について説明する。図７は、比較例に係るワイヤボンディング方法を示す模式図である。図７Ａ及び図７Ｂは、ボンディングパッド（内側端子部）周辺の平面模式図である。なお、図７では、既出の構成について、上記と同様の符号で示し、適宜説明は省略する。
図７Ａに示すように、比較例では、ボンディングパッド１９ａの角部が基準点Ｏ（０，０）に設定されている。ここで、カッコ内の示す値は、ＸＹ平面上における座標を表している。この場合、ボンディング箇所（接続点Ａ）は、ボンディングパッド１９ａ上の略中央において、基準点Ｏを基準としてＡ（－ａ，－ｂ）の座標で表すことが可能である。
ところで、上記したように制御端子１９とケースは一体成型（インサート成型）される。このため、樹脂と金属の境界であるボンディングパッド１９ａの角部には、図７Ｂに示すように、樹脂のバリＣが形成されてしまうことがある。この場合、ボンディング装置は、画像認識の際にバリＣの先端を基準点Ｏ１（０，－ｂ１）として誤認識することが想定される。その結果、実際のボンディング箇所が接続点Ａ１（－ａ，－（ｂ＋ｂ１））にずれてしまい、正確な位置へのワイヤボンディングができなくなってしまうことになる。
このように、ケース部材４に一体化された制御端子１９のボンディングパッド１９ａにワイヤボンディングをする場合、樹脂と金属の境界部分を基準点としてしまうと、成型品の出来栄えによっては、ボンディングの精度に影響を及ぼすおそれがあった。
ボンディングの精度は、ワイヤの接合強度にも影響を及ぼす。具体的には、ワイヤボンディングに位置ずれが生じると、ワイヤの接合強度が低下することになる。その場合、ワイヤがボンディングパッド１９ａから剥離しやすくなり、その結果、熱衝撃試験、ヒートサイクル試験、ΔＴｊパワーサイクル試験等の信頼性試験の耐量に関わり、製品寿命にも大きく影響を与えることになり得る。
そこで、本件発明者等は、ケースと端子の一体成型によるバリの発生個所とボンディングの基準位置との関係に着目し、本発明に想到した。本発明の骨子は、バリの発生箇所とは異なる箇所にボンディング用の基準位置を設けることである。具体的に本実施の形態では、ボンディングパッド１９ａの近傍に、当該ボンディングパッド１９ａに対する配線部材Ｗの接続点の位置決めの基準点となる凸状の位置決め部４１ｄを配置した。
図８は、本実施の形態に係る半導体装置の制御端子周辺の斜視図である。図８に示すように、位置決め部４１ｄは、１つの単位モジュール２につき、２つ配置されている。これら２つの位置決め部４１ｄは、段部４１ｂの上面において、５つ並んで配置されたボンディングパッド１９ａの左右両端に配置されている。位置決め部４１ｄは、例えば上方に突出した円柱形状を有している。
ここで、本実施の形態に係るワイヤボンディング方法について説明する。図９は、本実施の形態に係るワイヤボンディング方法を示す模式図である。図９では説明の便宜上、単一のボンディングパッド１９ａのみ図示している。なお、本実施の形態では、ボンディング工程が実施される前に予めベース板８の上面に絶縁基板６及び半導体素子７が実装され、その周囲に制御端子１９が一体成型されたケース部材４が配置されているものとする（例えば図２の配線部材Ｗを省略した状態）。
各ボンディングパッド１９ａにワイヤボンディングする場合、ボンディング装置では、ボンディングパッド１９ａ周辺の平面画像が撮像される。例えば図９Ａに示すように、ボンディング装置では、予め各ボンディング箇所の目標点（接続点Ａ）の相対座標が位置決め部４１ｄを基準（基準点Ｏ２）に定められている。基準点Ｏ２（０，０）を原点とすると、目標となるボンディング箇所の座標は、接続点Ａ（－ａ，－ｂ）で表される。
図９Ｂに示すように、仮にボンディングパッド１９ａの角部にバリＣが生じていたとしても、基準点Ｏ２である位置決め部４１ｄがボンディングパッド１９ａの側方でバリＣの発生箇所とは異なる位置に配置されている。このため、ボンディング装置は、撮像画像において、バリＣと基準点Ｏ２を明確に区別することが可能である。したがって、ボンディング装置は、バリＣの影響を受けることなく、予め設定された相対座標に基づいてボンディングツールの先端を目標点（接続点Ａ）に走査することができる。この結果、ボンディング箇所の精度を向上することが可能である。
このように、本実施の形態では、バリＣが発生し得る箇所とは異なる箇所をボンディングの基準点Ｏ２としている。このため、一体成型されたケース部材４の出来栄えに関わらず、ボンディング箇所の位置精度を向上することが可能である。したがって、ボンディングワイヤの接合強度を向上することができ、ワイヤ破断による信頼性試験の耐量低下を抑制することが可能である。
また、比較例のようにバリＣによって正確なボンディング箇所を検出できずに組立工程（ボンディング工程）で発生していた不良を改善することが可能である。更には、バリＣがあってもボンディング精度に影響を与えないため、ケース部材４の成型時に必要なバリ除去工程が簡素化される。この結果、工数が削減され、コストダウンを実現することが可能である。
また、位置決め部４１ｄが上方に突出したピン形状を有しているため、作業者は、位置決め部４１ｄを容易に認識（目視確認）することが可能である。この場合、位置決め部４１ｄの表面やその周辺のケース部材４は、光沢面であることが好ましい。位置決め部４１ｄの表面やその周辺のケース部材４の表面粗さＲａは、０．１μｍ～５．０μｍであってよい。さらに、０．５μｍ～１．５μｍであることが好ましい。これにより、ボンディング装置は、平面画像を撮像した時に画像の明暗（例えば、位置決め部４１ｄ、ボンディングパッド１９ａ及びこれら周辺のケース部材４との境界）を判別しやすくなり、ボンディングの位置精度を更に向上することが可能である。
図１０は、本実施の形態に係る半導体装置の制御端子周辺の側面模式図であり、図８の矢印Ｙ１の向きの側面図である。上記したように、位置決め部４１ｄが上方に突出したピン形状を有していることに加え、この位置決め部４１ｄを覆うように封止樹脂５がケース部材４内に充填されている。突出した位置決め部４１ｄによってケース部材４と封止樹脂５との接触面積が大きく確保できるため、ケース部材４と封止樹脂５との密着性（アンカー効果）を向上することが可能である。
また、図１０に示すように、ケース部材４に封止樹脂５を充填する際、予めケース部材４の上面には所定厚みのコーティング膜９が塗布されることが好ましい。コーティング膜９は、ケース部材４の上面全体に塗布され、その後に封止樹脂５が充填される。この結果、位置決め部４１ｄと封止樹脂５との間に所定厚みのコーティング膜９が介在した状態となっている。
この場合、コーティング膜９の厚みは０．１μｍ～２０μｍであってよく、１μｍ～１０μｍであることが好ましい。また、コーティング膜９の材質は、ポリアミド樹脂、ポリアミドイミド樹脂、あるいはポリエーテルアミド樹脂であってよい。また、コーティング膜９の材質は、シリカであってよい。このコーティング膜により、更なる密着性の向上が可能である。
また、図８に示すように、位置決め部４１ｄは、５つ並んで配置されたボンディングパッド１９ａの左右両端に配置されている。すなわち、２つの位置決め部４１ｄは、５つのボンディングパッド１９ａを左右方向（Ｘ方向）で挟むように配置されている。このように、位置決め部４１ｄが、並んで配置された複数のボンディングパッド１９ａの左右両端に配置されていることで、コーティング膜９を形成した時に不要な部分に濡れ広がることがなく、複数のボンディングパッド１９ａとその周囲のケース部材４に均一に留まり易くなる。そのため、所定の膜厚のコーティング膜９を形成しやすくすることができ、ボンディングパッド１９ａ及びその周囲のケース部材４と封止樹脂５との密着性をさらに向上することができる。
また、図８に示すように、壁部４１の内側面には、複数の凸部４１ｃが形成されている。凸部４１ｃは、壁部４１の内側面からＹ方向負側に向かって所定厚みで突出している。複数の凸部４１ｃが配置されることで、壁部４１の内側面に凹凸形状が形成される。この凹凸形状は、ケース部材４と封止樹脂５との密着性を向上するためのアンカー部を構成する。すなわち、複数の凸部４１ｃが封止樹脂５に覆われることでケース部材４と封止樹脂５との接触面積が大きく確保され、更なるアンカー効果を得ること可能である。特に、ボンディングパッド１９ａと配線部材Ｗとの接続箇所（ボンディング箇所）の近傍に複数の凸部４１ｃが配置されることで、配線部材Ｗの接合強度を十分に確保することが可能である。
また、図８に示すように、凸部４１ｃ上端の角にフィレット部が形成されてもよい。フィレット部が形成されることで、金型の摩耗性を低減することができ、ランニングコストを抑制することが可能である。
以上説明したように、本実施形態によれば、一体成型品のケース部材４のバリ発生箇所とは異なる箇所にボンディング用の基準点を設けることで、バリの影響を受けることなくワイヤボンディングの位置精度を向上することが可能である。
なお、上記実施の形態において、半導体素子７の個数及び配置箇所は、上記構成に限定されず、適宜変更が可能である。
また、上記実施の形態において、回路板の個数及びレイアウトは、上記構成に限定されず、適宜変更が可能である。
また、上記実施の形態では、絶縁基板６、半導体素子７が平面視矩形状又は方形状に形成される構成としたが、この構成に限定されない。これらの構成は、上記以外の多角形状に形成されてもよい。
また、上記実施の形態では、単位モジュール２が、単位モジュールをＵ相、Ｖ相、Ｗ相の順にＸ方向に３つ並んで配置して構成される場合について説明したが、この構成に限定されない。単位モジュールの配列数、配列方向は適宜変更が可能である。また、ケース部材４がＵ相、Ｖ相、Ｗ相の三相分を一体化して形成されているが、これに限定されず、適宜変更が可能である。ケース部材４は、単位モジュール毎に分割して設けられてもよい。
また、上記した実施の形態において、位置決め部４１ｄの形状や個数、配置箇所、配置ピッチは適宜変更が可能である。例えば、位置決め部４１ｄは、円柱形状に限らず、多角中や球面形状を有してもよい。また、図１１の変形例のような位置決め部４５でもよい。図１１の位置決め部４５は、上方に突出した円柱部４５ａの上面（上端）に円形凹部４５ｂが形成されている。この位置決め部４５全体が封止樹脂５に覆われることで、更にケース部材４と封止樹脂との接触面積を増やすことができ、よりアンカー効果を期待できる。
また、上記実施の形態において、２つの位置決め部４１ｄが、５つ並んで配置されたボンディングパッド１９ａの左右両端に配置されている。しかし、これに限定されず、１つのボンディングパッド１９ａの片側に配置されていてもよい。また、複数並んで配置されたボンディングパッド１９ａの片側、または、左右両側に配置されていてもよい。好ましくは、３つ以上並んで配置されたボンディングパッド１９ａの左右両端に配置されている。そうすることで、ワイヤボンディングの位置精度を向上しつつ、コンパクトな半導体装置を提供することができる。
また、上記した実施の形態において、アンカー部を構成する凸部４１ｃの形状や個数、配置箇所、配置ピッチは適宜変更が可能である。
また、本実施の形態及び変形例を説明したが、他の実施の形態として、上記実施の形態及び変形例を全体的又は部分的に組み合わせたものでもよい。
また、本実施の形態は上記の実施の形態及び変形例に限定されるものではなく、技術的思想の趣旨を逸脱しない範囲において様々に変更、置換、変形されてもよい。さらに、技術の進歩又は派生する別技術によって、技術的思想を別の仕方で実現することができれば、その方法を用いて実施されてもよい。したがって、特許請求の範囲は、技術的思想の範囲内に含まれ得る全ての実施態様をカバーしている。
下記に、上記の実施の形態における特徴点を整理する。
上記実施の形態に係る半導体装置は、半導体素子と、前記半導体素子の上面電極に配線部材を介して電気的に接続される制御端子と、前記制御端子と一体成型され、前記半導体素子を収容する空間を画定するケース部材と、を備え、前記制御端子は、前記配線部材の接続点となるパッドを有し、前記ケース部材は、前記パッドに対する前記配線部材の位置決めの基準点となる凸状の位置決め部を有する。
また、上記実施の形態に係る半導体装置において、前記ケース部材は、中央に開口部を有する矩形枠状に形成され、前記制御端子は、矩形枠状の前記ケース部材の壁部に沿って配置され、前記壁部には、当該壁部の上面に対して一段下がった段部が形成され、前記制御端子の一部が前記段部の上面と面一になるよう配置され、その上面が前記パッドを構成し、前記位置決め部は、前記パッドの側方に配置されている。
また、上記実施の形態に係る半導体装置において、前記制御端子は、外部接続用の外側端子部と、前記半導体素子の上面電極に配線部材を介して接続された内側端子部と、を有し、前記内側端子部の上面が前記パッドを構成し、前記外側端子部の中間部は、前記壁部の上面から上方に突出した柱部に埋め込まれ、前記外側端子部の先端は、前記柱部の上面から突出している。
また、上記実施の形態に係る半導体装置は、前記空間に充填される封止樹脂を更に備え、前記位置決め部と前記封止樹脂との間に所定厚みのコーティング膜が介在している。
また、上記実施の形態に係る半導体装置は、前記空間に充填される封止樹脂を更に備え、前記壁部の内側面に凸凹形状のアンカー部が形成されている。
また、上記実施の形態に係る半導体装置において、前記位置決め部は、円柱形状を有している。
また、上記実施の形態に係る半導体装置において、前記位置決め部の上端に凹部が形成されている。
また、上記実施の形態に係る半導体装置において、前記パッドは、所定方向に複数並んで配置されており、２つの前記位置決め部が、複数の前記パッドを前記所定方向で挟むように配置されている。
また、上記実施の形態に係る半導体装置は、一端が外部導体に接続可能な主端子を構成し、他端が、前記半導体素子と電気的に接続された絶縁基板の回路層に接合材を介して接合された金属配線板を更に備え、前記ケース部材は、中央に開口部を有する矩形枠状に形成され、所定方向で対向する一対の壁部を有し、前記金属配線板は、中間端子と正極端子と負極端子とによって構成され、前記正極端子及び前記負極端子は、前記一対の壁部のうち、一方の壁部に配置され、前記中間端子は、前記一対の壁部のうち、他方の壁部に配置され、前記制御端子は、前記他方の壁部に配置されている。
また、上記実施の形態に係る半導体装置の製造方法は、半導体素子と、前記半導体素子の上面電極に配線部材を介して電気的に接続される制御端子と、前記制御端子と一体成型され、前記半導体素子を収容する空間を画定するケース部材と、を備えた半導体装置の製造方法であって、前記制御端子は、前記配線部材の接続点となるパッドを有し、前記ケース部材は、前記パッドに対する前記配線部材の位置決めの基準点となる凸状の位置決め部を有し、前記配線部材を前記パッドに接続する工程において、前記パッド周辺の平面画像を撮像し、前記平面画像における前記位置決め部と前記パッドとの相対座標に基づいて前記配線部材を前記パッドに接続する。
以上説明したように、本発明は、ワイヤボンディングの位置精度を向上することができるという効果を有し、特に、冷却器一体型の半導体装置に有用である。
１ ：半導体装置
２ ：単位モジュール
３ ：冷却器
４ ：ケース部材
４ａ ：開口部
５ ：封止樹脂
６ ：絶縁基板
７ ：半導体素子
８ ：ベース板
９ ：コーティング膜
１０ ：金属配線板（リードフレーム）
１６ ：Ｐ端子
１６ａ ：ナット部
１６ｂ ：板状部
１６ｃ ：ネジ穴
１７ ：Ｎ端子
１７ａ ：ナット部
１７ｂ ：板状部
１７ｃ ：ネジ穴
１８ ：Ｍ端子
１８ａ ：ナット部
１８ｂ ：板状部
１８ｃ ：ネジ穴
１９ ：制御端子
１９ａ ：内側端子部（ボンディングパッド）
１９ｂ ：外側端子部
２０ ：貫通穴
４０ ：壁部
４１ ：壁部
４１ａ ：柱部
４１ｂ ：段部
４１ｃ ：凸部
４１ｄ ：位置決め部
４２ ：凹部
４３ ：凹部
４４ ：凹部
４５ ：位置決め部
４５ａ ：円柱部
４５ｂ ：円形凹部
６０ ：絶縁板
６１ ：放熱板
６２ ：回路板
Ａ ：接続点
Ａ１ ：接続点
Ｃ ：バリ
Ｏ ：基準点
Ｏ１ ：基準点
Ｏ２ ：基準点
Ｓ ：接合材
Ｗ ：配線部材

Claims (12)

  1. 半導体素子と、
    前記半導体素子の上面電極に配線部材を介して電気的に接続される制御端子と、
    前記制御端子と一体成型され、前記半導体素子を収容する空間を画定するケース部材と、を備え、
    前記制御端子は、前記配線部材の接続点となるパッドを有し、
    前記ケース部材は、前記パッドに対する前記配線部材の位置決めの基準点となる凸状の位置決め部を有し、
    前記パッドは、所定方向に複数並んで配置されており、
    ２つの前記位置決め部が、複数の前記パッドを前記所定方向で挟むように配置され、
    ２つの前記位置決め部のうちの１つは、複数の前記パッドのうち前記所定方向の一方側の端に位置する前記パッドの複数の前記パッドが配置されている側とは反対側の側方に配置され、
    ２つの前記位置決め部のうちの１つは、複数の前記パッドのうち前記所定方向の他方側の端に位置する前記パッドの複数の前記パッドが配置されている側とは反対側の側方に配置されている、半導体装置。
  2. 前記ケース部材は、中央に開口部を有する矩形枠状に形成され、
    前記制御端子は、矩形枠状の前記ケース部材の壁部に沿って配置され、
    前記壁部には、当該壁部の上面に対して一段下がった段部が形成され、
    前記制御端子の一部が前記段部の上面と面一になるよう配置され、その上面が前記パッドを構成する、請求項１に記載の半導体装置。
  3. 前記制御端子は、
    外部接続用の外側端子部と、
    前記半導体素子の上面電極に配線部材を介して接続された内側端子部と、を有し、
    前記内側端子部の上面が前記パッドを構成し、
    前記外側端子部の中間部は、前記壁部の上面から上方に突出した柱部に埋め込まれ、
    前記外側端子部の先端は、前記柱部の上面から突出している、請求項２に記載の半導体装置。
  4. 前記空間に充填される封止樹脂を更に備え、
    前記位置決め部と前記封止樹脂との間に所定厚みのコーティング膜が介在している、請求項２又は請求項３に記載の半導体装置。
  5. 前記空間に充填される封止樹脂を更に備え、
    前記壁部の内側面に凸凹形状のアンカー部が形成されている、請求項２から請求項４のいずれかに記載の半導体装置。
  6. 前記位置決め部は、円柱形状を有している、請求項１から請求項５のいずれかに記載の半導体装置。
  7. 前記位置決め部の上端に凹部が形成されている、請求項１から請求項６のいずれかに記載の半導体装置。
  8. 前記パッドは、３つ以上並んで配置されている、請求項１から請求項７のいずれかに記載の半導体装置。
  9. 前記位置決め部は、上方に突出したピン形状を有している、請求項１から請求項８のいずれかに記載の半導体装置。
  10. 前記位置決め部の表面及びその周辺の前記ケース部材の表面粗さＲａは、０．１μｍ～５．０μｍである、請求項１から請求項９のいずれかに記載の半導体装置。
  11. 一端が外部導体に接続可能な主端子を構成し、他端が、前記半導体素子と電気的に接続された絶縁基板の回路層に接合材を介して接合された金属配線板を更に備え、
    前記ケース部材は、中央に開口部を有する矩形枠状に形成され、所定方向で対向する一対の壁部を有し、
    前記金属配線板は、中間端子と正極端子と負極端子とによって構成され、
    前記正極端子及び前記負極端子は、前記一対の壁部のうち、一方の壁部に配置され、
    前記中間端子は、前記一対の壁部のうち、他方の壁部に配置され、
    前記制御端子は、前記他方の壁部に配置されている、請求項１から請求項１０のいずれかに記載の半導体装置。
  12. 半導体素子と、
    前記半導体素子の上面電極に配線部材を介して電気的に接続される制御端子と、
    前記制御端子と一体成型され、前記半導体素子を収容する空間を画定するケース部材と
    、を備えた半導体装置の製造方法であって、
    前記制御端子は、前記配線部材の接続点となるパッドを有し、
    前記ケース部材は、前記パッドに対する前記配線部材の位置決めの基準点となる凸状の位置決め部を有し、
    前記パッドは、所定方向に複数並んで配置されており、
    ２つの前記位置決め部が、複数の前記パッドを前記所定方向で挟むように配置され、
    ２つの前記位置決め部のうちの１つは、複数の前記パッドのうち前記所定方向の一方側の端に位置する前記パッドの複数の前記パッドが配置されている側とは反対側の側方に配置され、
    ２つの前記位置決め部のうちの１つは、複数の前記パッドのうち前記所定方向の他方側の端に位置する前記パッドの複数の前記パッドが配置されている側とは反対側の側方に配置されており、
    前記配線部材を前記パッドに接続する工程において、前記パッド周辺の平面画像を撮像し、前記平面画像における前記位置決め部と前記パッドとの相対座標に基づいて前記配線部材を前記パッドに接続する、半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023176298A (ja) * 2022-05-31 2023-12-13 富士電機株式会社 端子構造、端子構造の製造方法、及び半導体装置
CN223167624U (zh) * 2024-03-21 2025-07-29 合肥国轩高科动力能源有限公司 一种锂电池盖板结构和二次电池

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068586A (ja) 1999-08-25 2001-03-16 Fujitsu Ltd 半導体装置
JP2002134552A (ja) 2000-10-30 2002-05-10 Mitsubishi Electric Corp 半導体装置
JP2015162649A (ja) 2014-02-28 2015-09-07 三菱電機株式会社 半導体装置
JP2017063136A (ja) 2015-09-25 2017-03-30 トヨタ自動車株式会社 半導体装置
JP2020098885A (ja) 2018-12-19 2020-06-25 富士電機株式会社 半導体装置
JP2021002610A (ja) 2019-06-24 2021-01-07 富士電機株式会社 半導体モジュール、車両、および半導体モジュールの製造方法
WO2021117548A1 (ja) 2019-12-11 2021-06-17 三菱電機株式会社 半導体装置の製造方法および半導体装置ならびに電力変換装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62291126A (ja) * 1986-06-11 1987-12-17 Fuji Xerox Co Ltd パタ−ン認識マ−ク
JPH01264232A (ja) * 1988-04-15 1989-10-20 Hitachi Ltd 半導体装置
JPH0622989Y2 (ja) * 1988-05-13 1994-06-15 新光電気工業株式会社 電子部品用パッケージ
JPH11305254A (ja) * 1998-04-24 1999-11-05 Hitachi Ltd 液晶表示装置
JP4049102B2 (ja) * 2004-01-21 2008-02-20 株式会社デンソー 圧力センサ
JP2007242703A (ja) * 2006-03-06 2007-09-20 Toyota Motor Corp 半導体装置
JP2008258520A (ja) * 2007-04-09 2008-10-23 Shinko Electric Ind Co Ltd 配線基板の製造方法及び配線基板
US8283192B2 (en) * 2010-06-02 2012-10-09 Canon Kabushiki Kaisha Method of forming pattern and method of producing solid-state image pickup device
US8497572B2 (en) * 2010-07-05 2013-07-30 Denso Corporation Semiconductor module and method of manufacturing the same
JP5795196B2 (ja) * 2011-06-09 2015-10-14 新光電気工業株式会社 半導体パッケージ
WO2014046058A1 (ja) * 2012-09-20 2014-03-27 ローム株式会社 パワーモジュール半導体装置およびインバータ装置、およびパワーモジュール半導体装置の製造方法、および金型
JP7205490B2 (ja) * 2017-12-13 2023-01-17 ソニーグループ株式会社 発光モジュールの製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068586A (ja) 1999-08-25 2001-03-16 Fujitsu Ltd 半導体装置
JP2002134552A (ja) 2000-10-30 2002-05-10 Mitsubishi Electric Corp 半導体装置
JP2015162649A (ja) 2014-02-28 2015-09-07 三菱電機株式会社 半導体装置
JP2017063136A (ja) 2015-09-25 2017-03-30 トヨタ自動車株式会社 半導体装置
JP2020098885A (ja) 2018-12-19 2020-06-25 富士電機株式会社 半導体装置
US20200205292A1 (en) 2018-12-19 2020-06-25 Fuji Electric Co., Ltd. Semiconductor device
JP2021002610A (ja) 2019-06-24 2021-01-07 富士電機株式会社 半導体モジュール、車両、および半導体モジュールの製造方法
WO2021117548A1 (ja) 2019-12-11 2021-06-17 三菱電機株式会社 半導体装置の製造方法および半導体装置ならびに電力変換装置

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