JPH01100643A

JPH01100643A - 半導体集積回路

Info

Publication number: JPH01100643A
Application number: JP25994187A
Authority: JP
Inventors: Ryoji Fukuhama; 亮二福濱; Takayuki Miyamoto; 宮元　崇行
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-10-14
Filing date: 1987-10-14
Publication date: 1989-04-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体集積回路に関し、特に半導体メモリ
をワイヤードＯＲ出力するシステムにおいて、各半導体
メモリの出力間の競合防止に関するものである。

〔従来の技術〕

第９図は従来の半導体集積回路装置を示すワイヤードＯ
Ｒ回路図、第１０図は従来の半導体集積回路装置の動作
を示す信号波形図である。図において、Ｑｏ、（ロ）、
ａ２．（至）は半導体メモリ装置、α→、（ト）。

αＱ、α力はそれぞれのデバイスからの出力端子、（財
）はワイヤードＯＲ結線されたデータバスライン、ａｓ
　、　ｍ　、　ａＩ）、（イ）は信号の論理を反転した
時の外部からの半導体メモリ装置をアクティブにする信
号端子、（至）はデバイスα０と（２）、（ロ）はデバ
イスａ〔と（ロ）、（至）はデバイス（ロ）と（２）、
（至）はデバイス（イ）と（至）の出力が競合している
期間を示す。

次に動作について説明する。デバイスからの出力を可能
にするデバイスアクティブ信号は、通常低電位の時、出
力端子に出力が現われる。そこで、期間（１）内は信号
の論理を反転した時の外部からの半導体メモリ装置をア
クティブにする信号端子ＵＳ。

（イ）が共に低電位アクティブ状態なのでデバイス（ｌ
ａ（至）の出力の間で競合が生じる。同様に期間６】）
はデバイス（ｔｏ　、αＤの出力の競合が生じ、期間（
イ）はデバイスＱ◇、＠の出力の競合が生じ、期間に）
はデバイス（２）、Ｑａｌの出力の競合が生じるのであ
る。

〔発明が解決しようとする問題点〕

従来の半導体集積回路装置を示すワイヤードＯＲ回路は
以上のように構成されているので、各信号間の同期ずれ
等、２つ以上の信号がアクティブ状態になるとその期間
、デバイスからの出力の競合を起こすなどの問題点があ
った。

この発明は上記のような問題点を解消するためになされ
たもので、デバイスをアクティブにする信号が同時に２
つ以上アクティブ状態にならない半導体集積回路を得る
ことを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体集積回路はデバイスをアクティブ
状態にする端子の前に設けられるものであｆｉ　、ＷＡ
ＮＤゲート回路を用いて、外部からのデバイスアクティ
ブ信号とアクティブ状態が近接した信号の出力のＮＡＮ
Ｄをとったものである。

〔作用〕

この発明における半導体集積回路はＮＡＮＤゲートによ
シ、同時に信号がアクティブ状態にならないようにする
ことによシ、複数のデバイスの出力をワイヤードＯＲ結
線による出力の競合を防止する０〔発明の実施例〕以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体集積回路を示すワ
イヤードＯＲ回路図である。第１図において、（１）　
、　（２１、（３）　、　（／ｆ）は外部からのデバイ
スをアクティブにする信号端子、（５）は（１）から（
４）までの信号波形をととのえる信号変換回路。（６）
　、　（７）。

（８１、（９）は半導体メモリ装置ｆＩｏ）　、（９）
、（２）、（６）をアクティブにする信号端子である。

次に動作について説明する。第１図に示したようなワイ
ヤードＯＲ回路図における信号変換回路（５）の詳細を
第２図に示す。また、各信号の電圧波形を第３図に示す
。

外部デバイスアクティブ信号（１）　、　（２）　、　
（３１、（４）は高電位時アクティブであるとし、デバ
イスアクティブ信号（６）　、　（７）　、　（８）　
、　（９）は低電位時アクティブであるとすれば、ここ
で、信号（１１、（２１、（３１、（４１から信号（６
）、　（７）　、　（８）　、　（９３への変換は、以
下のようになる。信号（１）　、　（２）　、　（３）
　、　（４）のアクティブ時がかさなってい石のは信号
（１）　−（４）　、　＋１）　−＋２）　、　＋２）
　−＋３）　、　（３）　−（４）の間である。そこで
、信号（１）　−（４）を例にとって　考えふと、信号
（４）が“Ｌ〃の時（ノンアクティブ）、信号（９）は
かならず１Ｈ“（ノンアクティブ）となる。

信号（９）と（１）のＮＡＮＤをとることにょ夛、信号
（６）は信号（１）が“Ｈ＃（アクティブ）で信号（９
）が’Ｈ”　（ノンアクティブ）の時のみ１Ｌ“（アク
ティブ）となる。したがって、信号（４）がｖＩＨ＃　
（アクティブ時）には信号（６）が１Ｌ＃（アクティブ
）とはならないＬ信号（１）−（２１、＋２）　−（３
）　、　（３）　−（４）間についても同様に考えると
信号（６）　、　（７）　、　（８）　、　（９）が同
時にアクティブになることはなく、（至）のデータバス
上にデータの共合する期間はなくなる。

以上の説明はデバイスが４ケの場合について考えたが、
他の個数についても第２図のＮＡＮＤゲートをふやすこ
とによシ同様の効果を奏する。

また、上記実施例では外部アクティブ信号（１）。

＋２１　、　（３１、（４１が高電位時アクティブの場
合について説明したが、低電位時アクティブの場合につ
いて以下に述べる。低電位時アクティブである外部アク
ティブ信号（ＩＩ　、　ｍ　、　＠　、　＠とする。こ
こで、信号（６）　、　（７）　、　（８）　、　（９
）への変換は第４図に示すように信号（至）、（イ）、
０℃、＠をインバータにより反転すれば、上記実施例と
同じ第５図のような電圧波形となシ同様の効果を奏する
。

また、デバイスが２ケの時の実施例については、第６図
、第７図に示すように外部デバイスアクティブ信号を１
つにすることができる。このときの信号電圧波形を第８
図に示す。動作については、上記実施例と全く同じであ
ふので説明は省略する。

〔発明の効果〕

以上のように、この発明によればワイヤードＯＲ結合し
た回路に当該半導体集積回路を付加することによシブバ
イスをアクティブにする信号間のマージンをとらなくて
もよいという効果があシ、またデバイスからの出力の競
合が起こらないという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積回路を示
すワイヤードＯＲ回路図、第２図はこの発明の一実施例
による半導体集積回路を示す信号変換回路図、第３図は
この発明の一実施例による半導体集積回路の動作を示す
信号波形図、第４図はこの発明の他の実施例による半導
体集積回路を示す信号変換回路図、第５図はこの発明の
他の実施例による半導体集積回路の動作を示す信号波形
図、第６図はこの発明の他の実施例による半導体集積回
路を示すワイヤードＯＲ回路図、第７図はこの発明の他
の実施例による半導体集積回路を示す信号変換回路図、
第８図はこの発明の他の実施例による半導体集積回路の
動作を示す信号波形図、第９図は従来の半導体集積回路
装置を示すワイヤードＯＲ回路図、第１０図は従来の半
導体集積回路装置の動作を示す信号波形図でめる０図において、（１）　、　＋２１　、　（３１、（４）
は外部からのデバイスをアクティブにする信号端子、（
５）は信号変換回路、（６）　、　（７）　、　（８）
　、　（９）は内部デバイスをアクティブにする信号端
子、α（１１，Ｑｌ）、Ｕ、Ｑｌは半導体メモリ装置、
α→、（至）、αＱ、αηは半導体メモリ装置からの出
力端子、（至）はワイヤードＯＲ結線されたデータ・パ
スライン、ａｓ　、　ｍ　、　ａ］）、（イ）は信号の
論理を反転した時の外部からの半導体メモリ装置をアク
ティブにする信号端子、翰は外部から１つの信号で半導
体メモリ装置をアクティブにする信号端子、（ハ）、に
）は内部の半導体メモリをアクティブにする信号端子、
（ホ）、＠は半導体メモリ装置からの出力端子、（ホ）
はワイヤードＯＲ結線されたデータ・パスライン、翰は
半導体メモリ装置、（至）はデバイス００１と（至）の
出力が競合している期間、ａηはデバイス（１（＋１と
（ロ）の出力が競合している期間、（２）はデバイス（
ロ）と（２）の出力が競合している期間、（至）はデバ
イス（６）と（至）の出力が競合している期間である。なお、図中、同一符号は同−又は相当部分を示す０

Claims

【特許請求の範囲】

（１）半導体メモリをワイヤードＯＲ出力するシステム
において、各半導体メモリをアクティブ状態にする信号
が１つのＮＡＮＤゲートを通じてシステムに加えられる
構成であることを特徴とする半導体集積回路。
（２）各アクティブ信号の論理を反転することにより各
ＮＡＮＤゲートの前にそれぞれ１つのインバータゲート
を付加したことを特徴とする特許請求の範囲第１項記載
の半導体集積回路。