JPH01101648A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01101648A JPH01101648A JP25844187A JP25844187A JPH01101648A JP H01101648 A JPH01101648 A JP H01101648A JP 25844187 A JP25844187 A JP 25844187A JP 25844187 A JP25844187 A JP 25844187A JP H01101648 A JPH01101648 A JP H01101648A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の製造方法に関し、特にＭＯＳ （
Ｍｅｔａｌ−Ｏｘｉｄｅ−３ｅｍｉｃｏｎｄｕｃｔｏｒ
）型素子あるいはｌｖｌ Ｉ ３ （）ｌｅｔａｌ−Ｉ
ｎｓｕｌａｔｏｒ−３ｅｍｉｃｏｎｄｕｃｔｏｒ）型素
子の製造方法に関する。
Ｍｅｔａｌ−Ｏｘｉｄｅ−３ｅｍｉｃｏｎｄｕｃｔｏｒ
）型素子あるいはｌｖｌ Ｉ ３ （）ｌｅｔａｌ−Ｉ
ｎｓｕｌａｔｏｒ−３ｅｍｉｃｏｎｄｕｃｔｏｒ）型素
子の製造方法に関する。
［従来の技術］
本発明は一般的なＭＩＳ型素子の製造方法に有効である
が、装置として汎用性のきわめて高いシリコンのＭＯ３
型素子を例にして説明する。
が、装置として汎用性のきわめて高いシリコンのＭＯ３
型素子を例にして説明する。
従来、シリコンのＭＯ８型素子は第２図のようにして形
成されてい“た。即ち、シリコン基板１１上に素子分離
領域１２とシリコン領域１３を第２図（ａ）のように形
成する。この・ような構造の形成は、（１）シリコン基
板の選択的な酸化を用いる、（２）シリコン基板に溝を
形成し絶縁物を埋込む、あるいは（３）シリコン基板上
に形成した絶縁膜に溝を形成してシリコン基板表面を一
部露出させ、溝をシリコン単結晶膜で埋込むなどの方法
が用いられている。
成されてい“た。即ち、シリコン基板１１上に素子分離
領域１２とシリコン領域１３を第２図（ａ）のように形
成する。この・ような構造の形成は、（１）シリコン基
板の選択的な酸化を用いる、（２）シリコン基板に溝を
形成し絶縁物を埋込む、あるいは（３）シリコン基板上
に形成した絶縁膜に溝を形成してシリコン基板表面を一
部露出させ、溝をシリコン単結晶膜で埋込むなどの方法
が用いられている。
その後、シリコン表面を酸化して薄い酸化膜１４を形成
し、ざらに多結晶シリコン１５を堆積し、多結晶シリコ
ン１５をパターニングし、イオン注入でソース領域１６
とドレイン領域１７を形成することにより第２図（ｂ）
に示すＭＯ３型素子の基本構造を作ることができる。
し、ざらに多結晶シリコン１５を堆積し、多結晶シリコ
ン１５をパターニングし、イオン注入でソース領域１６
とドレイン領域１７を形成することにより第２図（ｂ）
に示すＭＯ３型素子の基本構造を作ることができる。
［発明が解決しようとする問題点］
素子の高密度化および奇生容量の低減はデバイスの高速
化にとって重要でおるが、こうした観点からすると上記
した従来のＭＯ３型素子の製造方法はいくつかの欠点を
持っている。即ち、第２図の方法には多結晶シリコン１
５をパターニングする工程が含まれているが、目合せマ
ージンなどを考えると素子の高密度化を阻む一因でおる
ため、この工程がセルファラインでできる方が望ましい
。
化にとって重要でおるが、こうした観点からすると上記
した従来のＭＯ３型素子の製造方法はいくつかの欠点を
持っている。即ち、第２図の方法には多結晶シリコン１
５をパターニングする工程が含まれているが、目合せマ
ージンなどを考えると素子の高密度化を阻む一因でおる
ため、この工程がセルファラインでできる方が望ましい
。
またソース領域１６とドレイン領域１７の下部構造はデ
バイス構造上必要なわけではなく、奇生容量として働く
だけであり、かえってデバイスの高速化を阻害すること
になり、望ましくない。
バイス構造上必要なわけではなく、奇生容量として働く
だけであり、かえってデバイスの高速化を阻害すること
になり、望ましくない。
本発明は以上述べたような従来の欠点を解消するために
なされたもので、素子の高密度化を図ることができると
共に、ソースおよびドレイン領域の奇生容量が低減化さ
れた半導体装置の製造方法を提供することを目的とする
。
なされたもので、素子の高密度化を図ることができると
共に、ソースおよびドレイン領域の奇生容量が低減化さ
れた半導体装置の製造方法を提供することを目的とする
。
［問題点を解決するための手段］
本発明は、半導体基板上に絶縁膜、多結晶膜および絶縁
膜を順次積層する工程と、この積層面の所定箇所に溝加
工を施して前記基板の単結晶表面を露呈させる工程と、
露呈した単結晶を種子にして溝に選択的に単結晶を成長
させると共に溝側壁部に露呈した多結晶膜からも結晶を
成長させる工程と、成長膜表面に絶縁膜を形成する工程
とを備えてなることを特徴とする半導体装置の製造方法
である。
膜を順次積層する工程と、この積層面の所定箇所に溝加
工を施して前記基板の単結晶表面を露呈させる工程と、
露呈した単結晶を種子にして溝に選択的に単結晶を成長
させると共に溝側壁部に露呈した多結晶膜からも結晶を
成長させる工程と、成長膜表面に絶縁膜を形成する工程
とを備えてなることを特徴とする半導体装置の製造方法
である。
［作用］
シリコン基板上に絶縁膜、不純物をドープした多結晶膜
、絶縁膜を順次積層し、溝加工を施して基゛板半導体表
面を露出させ、単結晶基板を種子にして溝に選択的に単
結晶を成長させる。選択成長時には側壁部に露出した多
結晶シリコンも単結晶シリコンよりは遅い速度ながらも
成長する。この成長した多結晶シリコン領域をソースお
よびドレインとして用いる。多結晶シリコンの成長速度
は単結晶よりもかなり遅いため、成長表面に達する多結
晶シリコンの領域は非常に小さく、従ってソースおよび
トレイン領域は側壁から横方向へはほとんど広がらない
と共に、素子分離領域に埋込まれた多結晶シリコン膜の
下部には厚い二酸化シリコン膜があるため奇生容量がほ
とんどなくなる。
、絶縁膜を順次積層し、溝加工を施して基゛板半導体表
面を露出させ、単結晶基板を種子にして溝に選択的に単
結晶を成長させる。選択成長時には側壁部に露出した多
結晶シリコンも単結晶シリコンよりは遅い速度ながらも
成長する。この成長した多結晶シリコン領域をソースお
よびドレインとして用いる。多結晶シリコンの成長速度
は単結晶よりもかなり遅いため、成長表面に達する多結
晶シリコンの領域は非常に小さく、従ってソースおよび
トレイン領域は側壁から横方向へはほとんど広がらない
と共に、素子分離領域に埋込まれた多結晶シリコン膜の
下部には厚い二酸化シリコン膜があるため奇生容量がほ
とんどなくなる。
また、従来法がもっていた多結晶シリコン１５をパター
ニングすることによる目合せマージンがなくなり、素子
をより高密度化できる。
ニングすることによる目合せマージンがなくなり、素子
をより高密度化できる。
［実施例］
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の一実施例の工程を示す模式的断面図で
ある。
ある。
第１図（ａ）はＰ型シリコン基板１上に二酸化シリコン
膜２、多結晶シリコン膜３、二酸化シリコン膜４を順に
形成した俊、反応性イオンエツチングによって二酸化シ
リコン膜４、多結晶シリコン膜３、二酸化シリコン膜２
を順に部分的に除去して溝５を形成し、シリコン基板１
の表面を露出させた状態を示している。多結晶シリコン
膜３は最終的にはソースおよびドレイン用配線の一部と
なるため、Ｎ型の不純物でおるヒ素がドープされており
、またデバイスに対応してパターニングされている。
膜２、多結晶シリコン膜３、二酸化シリコン膜４を順に
形成した俊、反応性イオンエツチングによって二酸化シ
リコン膜４、多結晶シリコン膜３、二酸化シリコン膜２
を順に部分的に除去して溝５を形成し、シリコン基板１
の表面を露出させた状態を示している。多結晶シリコン
膜３は最終的にはソースおよびドレイン用配線の一部と
なるため、Ｎ型の不純物でおるヒ素がドープされており
、またデバイスに対応してパターニングされている。
第１図（ｂ）はジクロロシラン（Ｓｉｔ−ｈｃｆｆｉ２
）と塩化水素（ＨＣりを用いてシリコンの選択エピタキ
シャル成長を行い、溝５を単結晶シリコン６で埋込んだ
状態を示している。多結晶シリコン膜３は側壁部に露出
しているため、選択成長時には側壁部から多結晶シリコ
ンを種子として多結晶シリコン７の成長も起ることにな
る。多結晶シリコンの成長速度は単結晶シリコンよりは
かなり遅いため成長表面に達する多結晶シリコンの領域
は非常に小さい。多結晶シリコンにはヒ素がドープされ
ているため成長した多結晶シリコン７にも高温度のヒ素
がドープされている。この必と表面に薄いゲート酸化膜
を熱酸化によって形成し、さらに多結晶シリコンを堆積
することによってＭＯ３型素子の基本構造を作ることが
できる。多結晶シリコンはパターニングする必要がある
が、従来例における多結晶シリコンのパターニングはど
の精度は必要ない。
）と塩化水素（ＨＣりを用いてシリコンの選択エピタキ
シャル成長を行い、溝５を単結晶シリコン６で埋込んだ
状態を示している。多結晶シリコン膜３は側壁部に露出
しているため、選択成長時には側壁部から多結晶シリコ
ンを種子として多結晶シリコン７の成長も起ることにな
る。多結晶シリコンの成長速度は単結晶シリコンよりは
かなり遅いため成長表面に達する多結晶シリコンの領域
は非常に小さい。多結晶シリコンにはヒ素がドープされ
ているため成長した多結晶シリコン７にも高温度のヒ素
がドープされている。この必と表面に薄いゲート酸化膜
を熱酸化によって形成し、さらに多結晶シリコンを堆積
することによってＭＯ３型素子の基本構造を作ることが
できる。多結晶シリコンはパターニングする必要がある
が、従来例における多結晶シリコンのパターニングはど
の精度は必要ない。
第１図（ｂ）の構造から明らかなように、ソースおよび
ドレイン領域は側壁から横方向へはほとんど広がってお
らず、また素子分離領域に埋込まれた多結晶シリコン膜
３の下部には、厚い二酸化シリコン膜２かめるため、奇
生容量がほとんどない構造になっている。
ドレイン領域は側壁から横方向へはほとんど広がってお
らず、また素子分離領域に埋込まれた多結晶シリコン膜
３の下部には、厚い二酸化シリコン膜２かめるため、奇
生容量がほとんどない構造になっている。
以上の実施例はＮ型ＭＯＳトランジスタを示しているが
、Ｎ型とＰ型の領域を入換えれｃｒ、そのままＰ型ＭＯ
Ｓトランジスタを形成することができる。
、Ｎ型とＰ型の領域を入換えれｃｒ、そのままＰ型ＭＯ
Ｓトランジスタを形成することができる。
［発明の効果］
以上述べたように本発明によれば、ＭＯＳあるいはＭＩ
Ｓ型デバイスを従来法に較べてより高密度に、またソー
スおよびドレイン領域の奇生容量がきわめて小さい、す
なわち、高速化にとって有効なデバイス構造を作ること
ができる。
Ｓ型デバイスを従来法に較べてより高密度に、またソー
スおよびドレイン領域の奇生容量がきわめて小さい、す
なわち、高速化にとって有効なデバイス構造を作ること
ができる。
第１図は本発明の一実施例の工程を示す模式的断面図、
第２図は従来例の工程を示す模式的断面図である。 １．１１・・・シリコン基板 ２．４・・・二酸化シリコン膜 ３・・・多結晶シリコン膜 ５・・・溝６・・・単結
晶シリコン
第２図は従来例の工程を示す模式的断面図である。 １．１１・・・シリコン基板 ２．４・・・二酸化シリコン膜 ３・・・多結晶シリコン膜 ５・・・溝６・・・単結
晶シリコン
Claims (1)
- （１）半導体基板上に絶縁膜、多結晶膜および絶縁膜を
順次積層する工程と、この積層面の所定箇所に溝加工を
施して前記基板の単結晶表面を露呈させる工程と、露呈
した単結晶を種子にして溝に選択的に単結晶を成長させ
ると共に溝側壁部に露呈した多結晶膜からも結晶を成長
させる工程と、成長膜表面に絶縁膜を形成する工程とを
備えてなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25844187A JPH01101648A (ja) | 1987-10-15 | 1987-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25844187A JPH01101648A (ja) | 1987-10-15 | 1987-10-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01101648A true JPH01101648A (ja) | 1989-04-19 |
Family
ID=17320245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25844187A Pending JPH01101648A (ja) | 1987-10-15 | 1987-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01101648A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773357A (en) * | 1995-01-25 | 1998-06-30 | Nec Corporation | Method for producing silicon film to bury contact hole |
| US5837604A (en) * | 1995-12-19 | 1998-11-17 | Lg Semicon Co., Ltd. | Method for forming interconnection of semiconductor device |
-
1987
- 1987-10-15 JP JP25844187A patent/JPH01101648A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773357A (en) * | 1995-01-25 | 1998-06-30 | Nec Corporation | Method for producing silicon film to bury contact hole |
| US5837604A (en) * | 1995-12-19 | 1998-11-17 | Lg Semicon Co., Ltd. | Method for forming interconnection of semiconductor device |
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