JPH01101654A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH01101654A JPH01101654A JP62258457A JP25845787A JPH01101654A JP H01101654 A JPH01101654 A JP H01101654A JP 62258457 A JP62258457 A JP 62258457A JP 25845787 A JP25845787 A JP 25845787A JP H01101654 A JPH01101654 A JP H01101654A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- silicon oxide
- oxide film
- film
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミックメモリセルを有する半導体集積回
路装置の製造方法に関する。
路装置の製造方法に関する。
従来のダイナミックメモリセル、特に１トランジスタ型
ダイナミツクメモリセルの製造方法を第３図（ａ）乃至
第３図（ｃ）に工程順に示す。
ダイナミツクメモリセルの製造方法を第３図（ａ）乃至
第３図（ｃ）に工程順に示す。
先ず、第３図（ａ）のように、シリコン３１の上に容量
絶縁膜３２を形成する。次に、容量絶縁膜３２の上にリ
ンを含んだ多結晶シリコン３３を形成し、フォトエツチ
ング法により、この多結晶シリコンの不要部分を除去し
、セルプレート（容量電極）が作られる。
絶縁膜３２を形成する。次に、容量絶縁膜３２の上にリ
ンを含んだ多結晶シリコン３３を形成し、フォトエツチ
ング法により、この多結晶シリコンの不要部分を除去し
、セルプレート（容量電極）が作られる。
次に、第３図（ｂ）のように、熱酸化を施してシリコン
酸化膜を形成しゲート絶縁膜３４とする。
酸化膜を形成しゲート絶縁膜３４とする。
この時、多結晶シリコン３３も熱酸化され、眉間絶縁膜
としてのシリコン酸化膜３５を形成する。
としてのシリコン酸化膜３５を形成する。
多結晶シリコン３３はリンを含んでいるので酸化速度が
シリコン基板の２倍以上ある。したがって、眉間絶縁膜
３５は、基板に形成されたゲート絶縁膜３４の２倍以上
の膜厚を有する。
シリコン基板の２倍以上ある。したがって、眉間絶縁膜
３５は、基板に形成されたゲート絶縁膜３４の２倍以上
の膜厚を有する。
次に、第３図（Ｃ）のように、多結晶シリコン膜を成長
し、これにリン拡散を行って導電性を持たせパターン形
成を行ってワード線３６．３７を設けることにより、１
トランジスタ型ダイナミツクメモリセルの主要部分が得
られる。
し、これにリン拡散を行って導電性を持たせパターン形
成を行ってワード線３６．３７を設けることにより、１
トランジスタ型ダイナミツクメモリセルの主要部分が得
られる。
なお、ワード線３７はワード線３６と同時にこれと並行
に形成され、セルプレートである多結晶シリコン３３と
は層間絶縁膜３５により隔てられている。
に形成され、セルプレートである多結晶シリコン３３と
は層間絶縁膜３５により隔てられている。
上述した１トランジスタ型ダイナミツクメモリセルは、
セルプレート３３上の層間絶縁膜３５をゲート絶縁膜３
４と同時に形成している。このため、素子の微細化が進
められてゲート絶縁膜３４の膜厚が薄くされると、これ
に伴ってセルプレート上の層間絶縁膜３５も比例して薄
くなる。その結果、セルプレート３３とセルプレート上
のワード線３７の間の容量が太き（なり、メモリセルと
しての遅延時間が長くなり、半導体集積回路装置の動作
速度が遅くなるという問題が生じる。
セルプレート３３上の層間絶縁膜３５をゲート絶縁膜３
４と同時に形成している。このため、素子の微細化が進
められてゲート絶縁膜３４の膜厚が薄くされると、これ
に伴ってセルプレート上の層間絶縁膜３５も比例して薄
くなる。その結果、セルプレート３３とセルプレート上
のワード線３７の間の容量が太き（なり、メモリセルと
しての遅延時間が長くなり、半導体集積回路装置の動作
速度が遅くなるという問題が生じる。
本発明はセルプレートとワード線の間の絶縁膜の厚さを
任意に設定でき、セルプレートとワード線の間の容量を
低減して動作速度を改善できる半導体集積回路装置の製
造方法を提供することを目的としている。
任意に設定でき、セルプレートとワード線の間の容量を
低減して動作速度を改善できる半導体集積回路装置の製
造方法を提供することを目的としている。
本発明の半導体集積回路装置の製造方法は、半導体基板
上に薄い容量絶縁膜を形成する工程と、この上にセルプ
レートとしての多結晶シリコンを形成する工程と、この
多結晶シリコン上に十分に厚いシリコン酸化膜を形成す
る工程と、前記容量絶縁膜、多結晶シリコン及びシリコ
ン酸化膜を所要形状にパターン形成する工程と、少なく
とも半導体基板の表面にゲート絶縁膜としてのシリコン
酸化膜を形成する工程と、これらシリコン酸化膜上にわ
たってワード線を形成する工程とを含み、セルプレート
とワード線との間の絶縁膜゛の膜厚を十分に厚く形成可
能としている。
上に薄い容量絶縁膜を形成する工程と、この上にセルプ
レートとしての多結晶シリコンを形成する工程と、この
多結晶シリコン上に十分に厚いシリコン酸化膜を形成す
る工程と、前記容量絶縁膜、多結晶シリコン及びシリコ
ン酸化膜を所要形状にパターン形成する工程と、少なく
とも半導体基板の表面にゲート絶縁膜としてのシリコン
酸化膜を形成する工程と、これらシリコン酸化膜上にわ
たってワード線を形成する工程とを含み、セルプレート
とワード線との間の絶縁膜゛の膜厚を十分に厚く形成可
能としている。
次に、本発明を図面を参照して説明する。
（第１実施例）
第１図（ａ）乃至第１図（ｃ）は本発明を１トランジス
タ型ダイナミツクメモリセルに適用した第１の実施例を
工程順に示す断面図である。
タ型ダイナミツクメモリセルに適用した第１の実施例を
工程順に示す断面図である。
先ず、第１図（ａ）のようにＰ型厚電型の単結晶シリコ
ン基板１１の上に熱酸化法により、１００人の膜厚のシ
リコン酸化膜１２を形成し、その上にリンを含んだ多結
晶シリコン１３を２０００人形成する。更にこの上に、
化学的気相成長法により眉間絶縁膜としてのシリコン酸
化膜１４を２０００人形成する。そして、フォトエツチ
ング法によりこれらシリコン酸化膜１２．多結晶シリコ
ン１３．シリコン酸化膜１４をパターニングしてセルプ
レート形状にする。
ン基板１１の上に熱酸化法により、１００人の膜厚のシ
リコン酸化膜１２を形成し、その上にリンを含んだ多結
晶シリコン１３を２０００人形成する。更にこの上に、
化学的気相成長法により眉間絶縁膜としてのシリコン酸
化膜１４を２０００人形成する。そして、フォトエツチ
ング法によりこれらシリコン酸化膜１２．多結晶シリコ
ン１３．シリコン酸化膜１４をパターニングしてセルプ
レート形状にする。
次に、第１図（ｂ）のように、シリコン基板１１の表面
を熱酸化して２００人の膜厚のシリコン酸化膜を形成し
、これをゲート絶縁膜１５とする。
を熱酸化して２００人の膜厚のシリコン酸化膜を形成し
、これをゲート絶縁膜１５とする。
このとき同時に多結晶シリコン１３の側壁部分も酸化さ
れてシリコン酸化膜が形成される。この多結晶シリコン
１３はリンを含んでいるため、酸化速度はシリコン基板
１１の２倍あり、多結晶シリコン１３の側壁部には４０
０人のシリコン酸化膜が形成される。このシリコン酸化
膜はシリコン酸化膜１４と融合するので、眉間絶縁膜１
４の一部となる。
れてシリコン酸化膜が形成される。この多結晶シリコン
１３はリンを含んでいるため、酸化速度はシリコン基板
１１の２倍あり、多結晶シリコン１３の側壁部には４０
０人のシリコン酸化膜が形成される。このシリコン酸化
膜はシリコン酸化膜１４と融合するので、眉間絶縁膜１
４の一部となる。
次に、第１図（Ｃ）のように、リンを含んだ多結晶シリ
コンを３０００人形成しフォトエツチング法によりパタ
ーニングしてワード線（ゲート電極）１６．１７を形成
し、ｌトランジスタ型ダイナミックメモリセルの主要部
分が得られる。なお、ワード線１７はワード線１６と並
行に形成され、セルプレートである多結晶シリコン１３
とは前記層間絶縁膜１４により隔てられている。
コンを３０００人形成しフォトエツチング法によりパタ
ーニングしてワード線（ゲート電極）１６．１７を形成
し、ｌトランジスタ型ダイナミックメモリセルの主要部
分が得られる。なお、ワード線１７はワード線１６と並
行に形成され、セルプレートである多結晶シリコン１３
とは前記層間絶縁膜１４により隔てられている。
したがって、このように形成されるダイナミックメモリ
セル構造では、セルプレート１３とワード線１７との間
に介在される層間絶縁膜１４は、独立した気相成長法に
より形成しているので、ゲート絶縁膜１５の膜厚を薄く
した場合でも、これとは関係なく十分に厚い層間絶縁膜
として構成できる。これにより、セルプレート１３とワ
ード線１７とは十分に厚い層間絶縁膜１４により隔てら
れることになり両者の間の容量を低減でき、メモ°リセ
ルの動作速度の向上を達成できる。また、層開維縁膜１
４を厚くすることにより、ワード線１７とセルプレート
１３間の絶縁耐圧が向上し、半導体集積回路装置の歩留
りを向上できる効果もある。
セル構造では、セルプレート１３とワード線１７との間
に介在される層間絶縁膜１４は、独立した気相成長法に
より形成しているので、ゲート絶縁膜１５の膜厚を薄く
した場合でも、これとは関係なく十分に厚い層間絶縁膜
として構成できる。これにより、セルプレート１３とワ
ード線１７とは十分に厚い層間絶縁膜１４により隔てら
れることになり両者の間の容量を低減でき、メモ°リセ
ルの動作速度の向上を達成できる。また、層開維縁膜１
４を厚くすることにより、ワード線１７とセルプレート
１３間の絶縁耐圧が向上し、半導体集積回路装置の歩留
りを向上できる効果もある。
（第２実施例）
第２図（ａ）乃至第２図（Ｃ）は本発明の第２の実施例
を工程順に示す断面図であり、ここでも１トランジスタ
型ダイナミツクメモリセルを製造する例を示している。
を工程順に示す断面図であり、ここでも１トランジスタ
型ダイナミツクメモリセルを製造する例を示している。
先ず、第２図（ａ）のように、Ｐ型温電型の単結晶シリ
コン基板２１の上に熱酸化法により５０人の酸化膜を形
成し、この上に化学的気相成長法により１００人のシリ
コン窒化膜を形成し、このシリコン窒化膜の表面を熱酸
化法により膜厚５０人のシリコン酸化膜に変換する。こ
のようにして形成されたシリコン酸化膜、シリコン窒化
膜、シリコン酸化膜の３層の絶縁膜を容量絶縁膜２２と
する。
コン基板２１の上に熱酸化法により５０人の酸化膜を形
成し、この上に化学的気相成長法により１００人のシリ
コン窒化膜を形成し、このシリコン窒化膜の表面を熱酸
化法により膜厚５０人のシリコン酸化膜に変換する。こ
のようにして形成されたシリコン酸化膜、シリコン窒化
膜、シリコン酸化膜の３層の絶縁膜を容量絶縁膜２２と
する。
そして、容量絶縁膜２２の上にリンを含んだ多結晶シリ
コン２３を３０００人形成した後、この多結晶シリコン
２３の表面を熱酸化して眉間絶縁膜としての膜厚２００
０人のシリコン酸化膜２４を形成する。
コン２３を３０００人形成した後、この多結晶シリコン
２３の表面を熱酸化して眉間絶縁膜としての膜厚２００
０人のシリコン酸化膜２４を形成する。
しかる上で、フォトエツチング法により容量絶縁膜２２
．多結晶シリコン２３１層間絶縁膜２４をセルプレート
形状にパターニングする。
．多結晶シリコン２３１層間絶縁膜２４をセルプレート
形状にパターニングする。
次に、第２図（ｂ）のように、シリコン基板２１の表面
を熱酸化して２００人の膜厚のシリコン酸化膜を形成し
、これをゲート絶縁膜２５とする。
を熱酸化して２００人の膜厚のシリコン酸化膜を形成し
、これをゲート絶縁膜２５とする。
このとき同時に多結晶シリコン２３の側壁部分も熱酸化
されてシリコン酸化膜が形成される。この多結晶シリコ
ン２３はリンを含有しているため酸化速度はシリコン基
板２１の２倍あり、したがって４００人のシリコン酸化
膜が形成される。この多結晶シリコン２３の側壁部に形
成されたシリコン酸化膜は、シリコン酸化膜２４と融合
するので、眉間絶縁膜２４の一部とされる。
されてシリコン酸化膜が形成される。この多結晶シリコ
ン２３はリンを含有しているため酸化速度はシリコン基
板２１の２倍あり、したがって４００人のシリコン酸化
膜が形成される。この多結晶シリコン２３の側壁部に形
成されたシリコン酸化膜は、シリコン酸化膜２４と融合
するので、眉間絶縁膜２４の一部とされる。
次に、第２図（Ｃ）のように、リンを含んだ多結晶シリ
コンを３０００人形成し、フォトエツチング法によりパ
ターニングしてワード線２６．２７を形成し、１トラン
ジスタ型ダイナミツクメモリセルの主要部分が得られる
。なお、ワード線２７はワード線２６と並行に形成され
、セルプレート２３とは層間絶縁膜２４により隔てられ
ている。
コンを３０００人形成し、フォトエツチング法によりパ
ターニングしてワード線２６．２７を形成し、１トラン
ジスタ型ダイナミツクメモリセルの主要部分が得られる
。なお、ワード線２７はワード線２６と並行に形成され
、セルプレート２３とは層間絶縁膜２４により隔てられ
ている。
この実施例では眉間絶縁膜２４をゲート絶縁膜２５より
も先にしかも個別に熱酸化法により形成しているので、
ゲート絶縁膜２５の膜厚に関係なく十分に厚く形成でき
る。したがって、ゲート絶縁膜２５の膜厚を薄くする場
合でもワード線２７とセルプレート２３との間の容量を
低減でき、メモリセルの動作速度を向上でき、かつ絶縁
耐圧の向上による歩留りの改善を達成できることは第１
実施例と同じである。
も先にしかも個別に熱酸化法により形成しているので、
ゲート絶縁膜２５の膜厚に関係なく十分に厚く形成でき
る。したがって、ゲート絶縁膜２５の膜厚を薄くする場
合でもワード線２７とセルプレート２３との間の容量を
低減でき、メモリセルの動作速度を向上でき、かつ絶縁
耐圧の向上による歩留りの改善を達成できることは第１
実施例と同じである。
なお、前記各実施例では本発明を１トランジスタ型ダイ
ナミツクメモリセルの製造方法に適用した例を示してい
るが、ダイナミック型のメモリ七 くルを有する半導
体集積回路装置であれば全て同様に適用できることは言
うまでもない。
ナミツクメモリセルの製造方法に適用した例を示してい
るが、ダイナミック型のメモリ七 くルを有する半導
体集積回路装置であれば全て同様に適用できることは言
うまでもない。
以上説明したように本発明は、半導体基板上に容量絶縁
膜、多結晶シリコン及び十分に厚いシリコン酸化膜を形
成し、かつこれらを所要形状にパターン形成した上で半
導体基板にゲート絶縁膜としてのシリコン酸化膜を形成
し、その後にワード線を形成しているので、セルプレー
トとワード線との間の絶縁膜の膜厚はゲート絶縁膜の膜
厚と無関係に膜厚を選ぶことが可能となり、素子の微細
化に伴いゲート絶縁膜厚を薄くした場合でも十分に厚い
膜厚にすることが可能となり、ワード線とセルプレート
間の容量増大による半導体集積回路装置の動作速度の低
速化を防止できる。また、セルプレート上の絶縁膜厚を
厚くすることにより、ワード線とセルプレート間の絶縁
耐圧が向上し、半導体集積回路装置の歩留りを向上する
ことも可能となる。
膜、多結晶シリコン及び十分に厚いシリコン酸化膜を形
成し、かつこれらを所要形状にパターン形成した上で半
導体基板にゲート絶縁膜としてのシリコン酸化膜を形成
し、その後にワード線を形成しているので、セルプレー
トとワード線との間の絶縁膜の膜厚はゲート絶縁膜の膜
厚と無関係に膜厚を選ぶことが可能となり、素子の微細
化に伴いゲート絶縁膜厚を薄くした場合でも十分に厚い
膜厚にすることが可能となり、ワード線とセルプレート
間の容量増大による半導体集積回路装置の動作速度の低
速化を防止できる。また、セルプレート上の絶縁膜厚を
厚くすることにより、ワード線とセルプレート間の絶縁
耐圧が向上し、半導体集積回路装置の歩留りを向上する
ことも可能となる。
第１図（ａ）乃至第１図（Ｃ）は本発明の第１実施例を
工程順に示す断面図、第２図Ｃａ）乃至第２図（Ｃ）は
本発明の第２実施例を工程順に示す断面図、第３図（ａ
）乃至第３図（Ｃ）は従来方法を工程順に示す断面図で
ある。 １１．２１．３１・・・シリコン基板、１２，２２゜３
２・・・シリコン酸化膜（容量絶縁膜）、 １３゜２３
．３３・・・多結晶シリコン（セルプレート）、１４．
２４．３４・・・シリコン酸化膜（Ｎ開維縁膜）、１５
．２５．３５・・・シリコン酸化膜（ゲート絶縁膜）、
１６，１７，２６，２７，３６．３７・・・ワード線（
ゲート電極）。 第１図 第２図 第３図
工程順に示す断面図、第２図Ｃａ）乃至第２図（Ｃ）は
本発明の第２実施例を工程順に示す断面図、第３図（ａ
）乃至第３図（Ｃ）は従来方法を工程順に示す断面図で
ある。 １１．２１．３１・・・シリコン基板、１２，２２゜３
２・・・シリコン酸化膜（容量絶縁膜）、 １３゜２３
．３３・・・多結晶シリコン（セルプレート）、１４．
２４．３４・・・シリコン酸化膜（Ｎ開維縁膜）、１５
．２５．３５・・・シリコン酸化膜（ゲート絶縁膜）、
１６，１７，２６，２７，３６．３７・・・ワード線（
ゲート電極）。 第１図 第２図 第３図
Claims (1)
- （１）半導体基板上に薄い容量絶縁膜を形成する工程と
、この上にセルプレートとしての多結晶シリコンを形成
する工程と、この多結晶シリコン上に十分に厚いシリコ
ン酸化膜を形成する工程と、前記容量絶縁膜、多結晶シ
リコン及びシリコン酸化膜を所要形状にパターン形成す
る工程と、少なくとも前記半導体基板の表面にゲート絶
縁膜としてのシリコン酸化膜を形成する工程と、これら
シリコン酸化膜上にわたってワード線を形成する工程と
を含むことを特徴とする半導体集積回路装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258457A JPH0793352B2 (ja) | 1987-10-15 | 1987-10-15 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258457A JPH0793352B2 (ja) | 1987-10-15 | 1987-10-15 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01101654A true JPH01101654A (ja) | 1989-04-19 |
| JPH0793352B2 JPH0793352B2 (ja) | 1995-10-09 |
Family
ID=17320484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62258457A Expired - Fee Related JPH0793352B2 (ja) | 1987-10-15 | 1987-10-15 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793352B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007090144A (ja) * | 2005-09-27 | 2007-04-12 | Daiko Sangyo:Kk | バラスト水の濾過装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028270A (ja) * | 1983-07-26 | 1985-02-13 | Oki Electric Ind Co Ltd | 半導体集積回路の製造方法 |
-
1987
- 1987-10-15 JP JP62258457A patent/JPH0793352B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028270A (ja) * | 1983-07-26 | 1985-02-13 | Oki Electric Ind Co Ltd | 半導体集積回路の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007090144A (ja) * | 2005-09-27 | 2007-04-12 | Daiko Sangyo:Kk | バラスト水の濾過装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793352B2 (ja) | 1995-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6321351B2 (ja) | ||
| JPH06326273A (ja) | 半導体記憶装置 | |
| JPH02263467A (ja) | メモリ装置 | |
| JPH0254960A (ja) | 半導体装置の製造方法 | |
| JPS59188963A (ja) | 半導体装置 | |
| JPH0496270A (ja) | 半導体装置の製造方法 | |
| JPS63226955A (ja) | 容量素子の製造方法 | |
| JPS6113388B2 (ja) | ||
| JP2002009183A (ja) | 半導体記憶装置およびその製造方法 | |
| KR960015525B1 (ko) | 반도체 소자의 제조방법 | |
| JP3004280B2 (ja) | 半導体メモリセル | |
| JP2956234B2 (ja) | 半導体メモリ装置とその製造方法 | |
| JPH01215060A (ja) | メモリ装置の製造方法 | |
| JPH0266967A (ja) | ダイナミックランダムアクセスメモリのセル構造 | |
| JPH0793352B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2827377B2 (ja) | 半導体集積回路 | |
| JPH022672A (ja) | 半導体メモリセルとその製造方法 | |
| JP2901367B2 (ja) | 半導体メモリ装置 | |
| JPH04125961A (ja) | 半導体装置およびその製造方法 | |
| JPS62160731A (ja) | 半導体装置の製造方法 | |
| JPH0476947A (ja) | 半導体装置の製造方法 | |
| JPH04216666A (ja) | 半導体装置及びその製造方法 | |
| JPH0363828B2 (ja) | ||
| JPH0555505A (ja) | 半導体メモリセルとその形成方法 | |
| JPH0458559A (ja) | 半導体装置の製法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |