JPH0476947A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0476947A JPH0476947A JP2190272A JP19027290A JPH0476947A JP H0476947 A JPH0476947 A JP H0476947A JP 2190272 A JP2190272 A JP 2190272A JP 19027290 A JP19027290 A JP 19027290A JP H0476947 A JPH0476947 A JP H0476947A
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- Japan
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- polycrystalline silicon
- silicon film
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- 239000004065 semiconductor Substances 0.000 title 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 3
- 239000003990 capacitor Substances 0.000 abstract 3
- 238000000034 method Methods 0.000 abstract 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract 3
- 229910052710 silicon Inorganic materials 0.000 abstract 3
- 239000010703 silicon Substances 0.000 abstract 3
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体集積
回路におけるキャパシタの製造方法に関する。
回路におけるキャパシタの製造方法に関する。
従来、半導体装置に設けられているキャパシタは第３図
に示す構造のものか知られており、次の様な製造方法と
なっていた６すなわちＰ型シリコン基板１を酸化して表
面に素子分離酸化膜２を形成した後、素子分離酸化膜２
の一部をエツチングしてコンタクト孔３を開口したもの
を基板として、その上に、不純物としてホロンを含む多
結晶シリコン膜を成長し、コンタクト孔３を含む様にパ
ターニングしてストレージ電ｆｆ！１２を形成する。そ
の際、多結晶シリコン膜中の不純物の一部はコンタクト
孔３を通してＰ型シリコン基板１中に拡散し不純物拡散
層７を形成するのでストレージ電極１２はＰ型シリコン
基板と電気的に接続される。
に示す構造のものか知られており、次の様な製造方法と
なっていた６すなわちＰ型シリコン基板１を酸化して表
面に素子分離酸化膜２を形成した後、素子分離酸化膜２
の一部をエツチングしてコンタクト孔３を開口したもの
を基板として、その上に、不純物としてホロンを含む多
結晶シリコン膜を成長し、コンタクト孔３を含む様にパ
ターニングしてストレージ電ｆｆ！１２を形成する。そ
の際、多結晶シリコン膜中の不純物の一部はコンタクト
孔３を通してＰ型シリコン基板１中に拡散し不純物拡散
層７を形成するのでストレージ電極１２はＰ型シリコン
基板と電気的に接続される。
つづいて熱酸化を行なってストレージ電極１２表面にキ
ャパシタ絶縁膜１０を形成し、全面に不純物を含む多結
晶シリコン膜からなるキャパシタ電極１１を成長するこ
とでキャパシタが製造されていた。
ャパシタ絶縁膜１０を形成し、全面に不純物を含む多結
晶シリコン膜からなるキャパシタ電極１１を成長するこ
とでキャパシタが製造されていた。
上述した従来の製造方法によるキャパシタの容量は単層
膜から成るストレージ電極の平面方向面積で主に決定さ
れているので、一定の容量を確保しながらキャパシタの
面積を小さくし集積度を高めるには困難なものしか得ら
れないという欠点がある。
膜から成るストレージ電極の平面方向面積で主に決定さ
れているので、一定の容量を確保しながらキャパシタの
面積を小さくし集積度を高めるには困難なものしか得ら
れないという欠点がある。
本発明の半導体集積回路の製造方法は、基板上に第１の
多結晶シリコン膜、絶縁膜、第２の多結晶シリコン膜か
ら成る多層膜を形成し、前記多層膜を所定の形状にパタ
ーニングし、前記多層膜の側表面に第３の多結晶シリコ
ン膜を形成して前記第１の多結晶シリコン膜と第２の多
結晶シリコン膜を連結し、前記第２の多結晶シリコン膜
の一部に開口部を形成して前記絶縁膜を露出し、前記開
口部から前記絶縁膜を除去して第１の電極を形成する工
程と、前記第１の電極表面にキャパシタ絶縁膜を形成す
る工程と、前記キャパシタ絶縁膜を覆う導電膜を被着し
て第２の電極を形成する工程とを有するというものであ
る。
多結晶シリコン膜、絶縁膜、第２の多結晶シリコン膜か
ら成る多層膜を形成し、前記多層膜を所定の形状にパタ
ーニングし、前記多層膜の側表面に第３の多結晶シリコ
ン膜を形成して前記第１の多結晶シリコン膜と第２の多
結晶シリコン膜を連結し、前記第２の多結晶シリコン膜
の一部に開口部を形成して前記絶縁膜を露出し、前記開
口部から前記絶縁膜を除去して第１の電極を形成する工
程と、前記第１の電極表面にキャパシタ絶縁膜を形成す
る工程と、前記キャパシタ絶縁膜を覆う導電膜を被着し
て第２の電極を形成する工程とを有するというものであ
る。
次に本発明について図面を委照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの製造工程順に示す半導体チップの断面図である。
めの製造工程順に示す半導体チップの断面図である。
ます、第１図（ａ）に示す様に、Ｐ型シリコン基板１０
１を熱酸化して表面に素子分離酸化膜１０２を成長する
。フォトエラチンクン技術にて素子分ｌＩｉ！酸化膜１
０２の一部をエツチングし、コンタクト孔１０３を形成
しＰ型シリコン基板１０１表面を露出する。こうして準
備された基板上に、つぎに不純物としてボロンを含む厚
さ０．３μｍの第１の多結晶シリコン膜１０４、厚さ０
．３μｍの窒化シリコン膜１０５、更に不純物としてボ
ロンを含む厚さ０．６μｍの第２の多結晶シリコン膜１
０５より成る多層膜を成長してからフォトエツチング技
術でコンタクト１０３を含む様に多層膜をエツチングす
る。なお第１の多結晶シリコン膜１０４中の不純物の一
部がコンタクト孔１０３を通してＰ型シリコン基板１０
１中に拡散し不純物拡散層１０７を形成するので第１の
多結晶シリコン膜１０４は電気的にＰ型シリコン基板１
０１と接続される。
１を熱酸化して表面に素子分離酸化膜１０２を成長する
。フォトエラチンクン技術にて素子分ｌＩｉ！酸化膜１
０２の一部をエツチングし、コンタクト孔１０３を形成
しＰ型シリコン基板１０１表面を露出する。こうして準
備された基板上に、つぎに不純物としてボロンを含む厚
さ０．３μｍの第１の多結晶シリコン膜１０４、厚さ０
．３μｍの窒化シリコン膜１０５、更に不純物としてボ
ロンを含む厚さ０．６μｍの第２の多結晶シリコン膜１
０５より成る多層膜を成長してからフォトエツチング技
術でコンタクト１０３を含む様に多層膜をエツチングす
る。なお第１の多結晶シリコン膜１０４中の不純物の一
部がコンタクト孔１０３を通してＰ型シリコン基板１０
１中に拡散し不純物拡散層１０７を形成するので第１の
多結晶シリコン膜１０４は電気的にＰ型シリコン基板１
０１と接続される。
次に、全面に不純物としてボロンを含む厚さ０．３μｍ
の第３の多結晶シリコン膜１０８を成長した後、異方性
エツチングを行ない、第１図（ｂ）に示す様に、第１の
多結晶シリコン膜１０４、窒化シリコン膜１０５、第２
の多結晶シリコン膜１０６の側表面に残す。この工程に
より窒化シリコン膜１０５は第１．第２．第３の多結晶
シリコン膜１０４，１０６，１０８で包み込まれた状態
となる。
の第３の多結晶シリコン膜１０８を成長した後、異方性
エツチングを行ない、第１図（ｂ）に示す様に、第１の
多結晶シリコン膜１０４、窒化シリコン膜１０５、第２
の多結晶シリコン膜１０６の側表面に残す。この工程に
より窒化シリコン膜１０５は第１．第２．第３の多結晶
シリコン膜１０４，１０６，１０８で包み込まれた状態
となる。
つづいて第１図（Ｃ）に示す様に、フォトエツチング技
術により第２の多結晶シリコン膜１０６にストレージコ
ンタクト孔１０９を開口してから等方性エツチングによ
り窒化シリコン膜１０５を除去する。
術により第２の多結晶シリコン膜１０６にストレージコ
ンタクト孔１０９を開口してから等方性エツチングによ
り窒化シリコン膜１０５を除去する。
その後、第１図（ｄ）に示すように、熱酸化を行なって
多結晶シリコン膜表面にキャパシタ絶縁膜１１０として
酸化シリコン膜を形成する。このようにしてキャパシタ
の第１の電極（ストレージ電極１１２−１〜１１２−３
）、キャパシタ絶縁膜１１０を形成することができる。
多結晶シリコン膜表面にキャパシタ絶縁膜１１０として
酸化シリコン膜を形成する。このようにしてキャパシタ
の第１の電極（ストレージ電極１１２−１〜１１２−３
）、キャパシタ絶縁膜１１０を形成することができる。
次に、不純物としてボロンを含む多結晶シリコン膜を減
圧ＣＶＤ法で成長してキャパシタ電４ｆｌｌＯ（第２の
電極）とし、キャパシタの形成が完了する。
圧ＣＶＤ法で成長してキャパシタ電４ｆｌｌＯ（第２の
電極）とし、キャパシタの形成が完了する。
比較的ポピユラーな製造技術を組合せて多層構造のキャ
パシタを製造することかできる。
パシタを製造することかできる。
第２１１（ａ）〜（ｃ）は本発明をダイナミック・ラン
ダム・アクセス・メモリの構造に応用した例を説明する
ための製造工程順に示した半導体チップの断面図である
。
ダム・アクセス・メモリの構造に応用した例を説明する
ための製造工程順に示した半導体チップの断面図である
。
まず、第２図（ａ）に示す様にＰ型シリコン基板２０１
上にＬＯＣＯＳ酸化法で素子分Ｍ酸化膜２０２を成長し
てから素子形成領域にはゲート酸化膜２１．３−１，２
１３−２を下層に有すゲート電極２１６−１．２１６−
４を形成する。なお、素子分離酸化膜２０２上に他のゲ
ート電極２１６−２．２］、６−３を形成する。この後
全面にヒ素イオン注入を行なうと、ゲート電！２１．６
−１２１６−．４の両側にそれぞれ拡散層２１４−１２
１５−１．２１４−２，２１５−２が形成される。つづ
いて全面に酸化シリコン膜を成長して第１層間絶縁膜２
１７としてから拡散層２１５１．２１５−２上にそれぞ
れ第１コンタクト孔２１８−１，２１．８−２を開口す
る。その後−実施例と同じく不純物としてリンを含む第
１の多結晶シリコン膜２０４．窒化シリコン膜２０５．
不純物としてリンを含む第２の多結晶シリコン膜２０６
の３層膜を成長してからフォトエツチング技術にてパタ
ーニングする６更に全面に不純物としてリンを含む第３
の多結晶シリコン膜２０８を成長する。
上にＬＯＣＯＳ酸化法で素子分Ｍ酸化膜２０２を成長し
てから素子形成領域にはゲート酸化膜２１．３−１，２
１３−２を下層に有すゲート電極２１６−１．２１６−
４を形成する。なお、素子分離酸化膜２０２上に他のゲ
ート電極２１６−２．２］、６−３を形成する。この後
全面にヒ素イオン注入を行なうと、ゲート電！２１．６
−１２１６−．４の両側にそれぞれ拡散層２１４−１２
１５−１．２１４−２，２１５−２が形成される。つづ
いて全面に酸化シリコン膜を成長して第１層間絶縁膜２
１７としてから拡散層２１５１．２１５−２上にそれぞ
れ第１コンタクト孔２１８−１，２１．８−２を開口す
る。その後−実施例と同じく不純物としてリンを含む第
１の多結晶シリコン膜２０４．窒化シリコン膜２０５．
不純物としてリンを含む第２の多結晶シリコン膜２０６
の３層膜を成長してからフォトエツチング技術にてパタ
ーニングする６更に全面に不純物としてリンを含む第３
の多結晶シリコン膜２０８を成長する。
つづいて、第２図（ｂ）に示すように、異方性シリコン
エツチングを行ない第３の多結晶シリコン膜２０８を第
１の多結晶シリコンＭ２Ｏ４，窒化シリコン膜２０５．
第２の多結晶シリコン膜２０６の側面に残し、つづいて
フオトエ・・ノチング技術てケート電極２１６−２．２
１６−３間上の第２の多結晶シリコン膜２０６．窒化レ
リコン膜２０５ 第１の多結晶シリコン膜２０４を工・
・ノチングする。その後残りの窒化シリコン膜２０５を
等方性エツチングにて除去した後熱酸化を行なって第１
〜第３の多結晶シリコン膜表面にキャパシタ絶縁膜２１
０ａ、２１０ｂを形成する。こうして２つのキャパシタ
のストレージ電極２１１−１ａ〜２１２−３ａ、２１２
−１ｂ〜２１２−３ｂと、それぞれのキャパシタ絶縁膜
２１０ａ、２１０ｂを形成することができる。
エツチングを行ない第３の多結晶シリコン膜２０８を第
１の多結晶シリコンＭ２Ｏ４，窒化シリコン膜２０５．
第２の多結晶シリコン膜２０６の側面に残し、つづいて
フオトエ・・ノチング技術てケート電極２１６−２．２
１６−３間上の第２の多結晶シリコン膜２０６．窒化レ
リコン膜２０５ 第１の多結晶シリコン膜２０４を工・
・ノチングする。その後残りの窒化シリコン膜２０５を
等方性エツチングにて除去した後熱酸化を行なって第１
〜第３の多結晶シリコン膜表面にキャパシタ絶縁膜２１
０ａ、２１０ｂを形成する。こうして２つのキャパシタ
のストレージ電極２１１−１ａ〜２１２−３ａ、２１２
−１ｂ〜２１２−３ｂと、それぞれのキャパシタ絶縁膜
２１０ａ、２１０ｂを形成することができる。
ひきつづいて第２図（ｃ）に示すように、キャパシタ絶
縁膜２１０ａ、２１０ｂを覆う様にキャパシタ電極２１
１としてリンを不純物として含む多結晶シリコン膜を成
長、パターニングした後全面にＢＰＳＧ成長を行なって
第２層間絶縁ｇ！２１９としてから、拡散層２１４−１
．２１４−２上の第２層間絶縁膜２１９をエツチングし
て第２コンタクト孔２２０−１，２２０−２を開口し、
Ａρをスパッタ、パターニングすることでデイジット線
２２１を形成することによりダイナミ・ｌり・ランタム
アクセス・メモリか製造できる。
縁膜２１０ａ、２１０ｂを覆う様にキャパシタ電極２１
１としてリンを不純物として含む多結晶シリコン膜を成
長、パターニングした後全面にＢＰＳＧ成長を行なって
第２層間絶縁ｇ！２１９としてから、拡散層２１４−１
．２１４−２上の第２層間絶縁膜２１９をエツチングし
て第２コンタクト孔２２０−１，２２０−２を開口し、
Ａρをスパッタ、パターニングすることでデイジット線
２２１を形成することによりダイナミ・ｌり・ランタム
アクセス・メモリか製造できる。
なお、以上の説明では第１の多結晶シリコン膜上に窒化
シリコン膜を用いたが、酸化シリコン膜であっても可能
であり、また窒化シリコン膜を除去するために第２の多
結晶シリコン膜に複数の穴を設けてから窒化シリコン膜
を除去してもよいことは言うまでもない。
シリコン膜を用いたが、酸化シリコン膜であっても可能
であり、また窒化シリコン膜を除去するために第２の多
結晶シリコン膜に複数の穴を設けてから窒化シリコン膜
を除去してもよいことは言うまでもない。
以上説明したように本発明は第１の多結晶シリコン膜、
絶縁膜、第２の多結晶シリコン膜より成る多層膜を基板
上に成長し、フォトエツチング技術で所定形状にパター
ニングした後、第３の多結晶シリコン膜をパターニング
された多層膜側面に形成する。つまり絶縁膜を第１の多
結晶シリコン膜、第２の多結晶シリコン膜、第３の多結
晶シリコン嗅で覆った状態で、第２の多結晶シリコン嗅
の一部を開口し、絶縁膜を除去する。更に第１の多結晶
シリコン膜、第２の多結晶シリコン膜、第３の多結晶シ
リコン膜表面にキャパシタ絶縁膜を介して導電膜を成長
しキャパシタを形成することにより、キャパシタ実効表
面積を著しく増大させ、集積密度を高めることかできる
効果かある。
絶縁膜、第２の多結晶シリコン膜より成る多層膜を基板
上に成長し、フォトエツチング技術で所定形状にパター
ニングした後、第３の多結晶シリコン膜をパターニング
された多層膜側面に形成する。つまり絶縁膜を第１の多
結晶シリコン膜、第２の多結晶シリコン膜、第３の多結
晶シリコン嗅で覆った状態で、第２の多結晶シリコン嗅
の一部を開口し、絶縁膜を除去する。更に第１の多結晶
シリコン膜、第２の多結晶シリコン膜、第３の多結晶シ
リコン膜表面にキャパシタ絶縁膜を介して導電膜を成長
しキャパシタを形成することにより、キャパシタ実効表
面積を著しく増大させ、集積密度を高めることかできる
効果かある。
また発明によりダイナミック ランタム・アクセス・メ
モリのキャパシタを形成すれはソフトエラーか低く、動
作マージンの広いデバイスを実現できる。
モリのキャパシタを形成すれはソフトエラーか低く、動
作マージンの広いデバイスを実現できる。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
め製造工程順に示した縦断面図、第２図（ａ）〜（ｃ）
は本発明の詳細な説明するだめの製造工程順に示した縦
断面図、第３図は従来例を説明するための縦断面図であ
る。 １．１０１，２０１・・・Ｐ型シリコン基板、２１０２
．２０２・・素子分Ｍ酸化膜、３．１Ｃ）３・コンタク
ト孔、１０４，２０４・・・第１の多結晶シリコン膜、
１０５．２０５・・・窒化シリコン膜、１０６．２０６
・・・第２の多結晶シリコン膜、７゜１０７・・・不純
物拡散層、１０８，２０８・・・第３の多結晶シリコン
膜、１０９・・・ストレージコンタクト孔、１０，１１
０．２１０ａ、２１０ｂ−キャパシタ絶縁膜、１１，１
１１，２１１・・・キャパシタ電極、１２，１１２−１
〜１１２−３，２１２−Ｉａ 〜２１２−３ａ、２１２
−１ｂ 〜２１２３ｂ・・・ストレージ電極、２１３−
１，２１３−２・・・ゲート酸化膜、２１４−１，２１
４−２２１５−１，２１５−２・・・拡散層、２１６−
１〜２１６−４・・・ゲート電極、２１７・・・第１層
間絶縁膜、２１８＝１，２１８−２・・・第１コンタク
ト孔、２１９・・・第２層間絶縁膜、２２０−１．２２
０〜２・・・第２コンタクト孔、２２１・・・デイジッ
ト線。
め製造工程順に示した縦断面図、第２図（ａ）〜（ｃ）
は本発明の詳細な説明するだめの製造工程順に示した縦
断面図、第３図は従来例を説明するための縦断面図であ
る。 １．１０１，２０１・・・Ｐ型シリコン基板、２１０２
．２０２・・素子分Ｍ酸化膜、３．１Ｃ）３・コンタク
ト孔、１０４，２０４・・・第１の多結晶シリコン膜、
１０５．２０５・・・窒化シリコン膜、１０６．２０６
・・・第２の多結晶シリコン膜、７゜１０７・・・不純
物拡散層、１０８，２０８・・・第３の多結晶シリコン
膜、１０９・・・ストレージコンタクト孔、１０，１１
０．２１０ａ、２１０ｂ−キャパシタ絶縁膜、１１，１
１１，２１１・・・キャパシタ電極、１２，１１２−１
〜１１２−３，２１２−Ｉａ 〜２１２−３ａ、２１２
−１ｂ 〜２１２３ｂ・・・ストレージ電極、２１３−
１，２１３−２・・・ゲート酸化膜、２１４−１，２１
４−２２１５−１，２１５−２・・・拡散層、２１６−
１〜２１６−４・・・ゲート電極、２１７・・・第１層
間絶縁膜、２１８＝１，２１８−２・・・第１コンタク
ト孔、２１９・・・第２層間絶縁膜、２２０−１．２２
０〜２・・・第２コンタクト孔、２２１・・・デイジッ
ト線。
Claims (1)
- 基板上に第１の多結晶シリコン膜、絶縁膜、第２の多
結晶シリコン膜から成る多層膜を形成し、前記多層膜を
所定の形状にパターニングし、前記多層膜の側表面に第
３の多結晶シリコン膜を形成して前記第１の多結晶シリ
コン膜と第２の多結晶シリコン膜を連結し、前記第２の
多結晶シリコン膜の一部に開口部を形成して前記絶縁膜
を露出し、前記開口部から前記絶縁膜を除去して第１の
電極を形成する工程と、前記第１の電極表面にキャパシ
タ絶縁膜を形成する工程と、前記キャパシタ絶縁膜を覆
う導電膜を被着して第２の電極を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2190272A JPH0476947A (ja) | 1990-07-18 | 1990-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2190272A JPH0476947A (ja) | 1990-07-18 | 1990-07-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0476947A true JPH0476947A (ja) | 1992-03-11 |
Family
ID=16255395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2190272A Pending JPH0476947A (ja) | 1990-07-18 | 1990-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0476947A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275615A (ja) * | 1992-03-27 | 1993-10-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100236072B1 (ko) * | 1996-09-11 | 1999-12-15 | 김영환 | 반도체 소자의 커패시터 구조 및 제조방법 |
| JP2017098499A (ja) * | 2015-11-27 | 2017-06-01 | 三菱電機株式会社 | Ｍｉｍキャパシタ及びその製造方法 |
-
1990
- 1990-07-18 JP JP2190272A patent/JPH0476947A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275615A (ja) * | 1992-03-27 | 1993-10-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100236072B1 (ko) * | 1996-09-11 | 1999-12-15 | 김영환 | 반도체 소자의 커패시터 구조 및 제조방법 |
| JP2017098499A (ja) * | 2015-11-27 | 2017-06-01 | 三菱電機株式会社 | Ｍｉｍキャパシタ及びその製造方法 |
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