JPH0793352B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH0793352B2 JPH0793352B2 JP62258457A JP25845787A JPH0793352B2 JP H0793352 B2 JPH0793352 B2 JP H0793352B2 JP 62258457 A JP62258457 A JP 62258457A JP 25845787 A JP25845787 A JP 25845787A JP H0793352 B2 JPH0793352 B2 JP H0793352B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- oxide film
- silicon oxide
- film
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミックメモリセルを有する半導体集積回
路装置の製造方法に関する。
路装置の製造方法に関する。
従来のダイナミックメモリセル、特に１トランジスタ型
タイナミックメモリセルの製造方法を第３図（ａ）乃至
第３図（ｃ）に工程順に示す。
タイナミックメモリセルの製造方法を第３図（ａ）乃至
第３図（ｃ）に工程順に示す。
先ず、第３図（ａ）のように、シリコン31の上に容量絶
縁膜32を形成する。次に、容量絶縁膜32の上にリンを含
んだ多結晶シリコン33を形成し、フォトエッチング法に
より、この多結晶シリコンの不要部分を除去し、セルプ
レート（容量電極）が作られる。
縁膜32を形成する。次に、容量絶縁膜32の上にリンを含
んだ多結晶シリコン33を形成し、フォトエッチング法に
より、この多結晶シリコンの不要部分を除去し、セルプ
レート（容量電極）が作られる。
次に、第３図（ｂ）のように、熱酸化を施してシリコン
酸化膜を形成しゲート絶縁膜34とする。この時、多結晶
シリコン33も熱酸化され、層間絶縁膜としてのシリコン
酸化膜35を形成する。多結晶シリコン33はリンを含んで
いるので酸化速度がシリコン基板の２倍以上ある。した
がって、層間絶縁膜35は、基板に形成されたゲート絶縁
膜34の２倍以上の膜厚を有する。
酸化膜を形成しゲート絶縁膜34とする。この時、多結晶
シリコン33も熱酸化され、層間絶縁膜としてのシリコン
酸化膜35を形成する。多結晶シリコン33はリンを含んで
いるので酸化速度がシリコン基板の２倍以上ある。した
がって、層間絶縁膜35は、基板に形成されたゲート絶縁
膜34の２倍以上の膜厚を有する。
次に、第３図（ｃ）のように、多結晶シリコン膜を成長
し、これにリン拡散を行って導電性を持たせパターン形
成を行ってワード線36,37を設けることにより、１トラ
ンジスタ型ダイナミックメモリセルの主要部分が得られ
る。
し、これにリン拡散を行って導電性を持たせパターン形
成を行ってワード線36,37を設けることにより、１トラ
ンジスタ型ダイナミックメモリセルの主要部分が得られ
る。
なお、ワード線37はワード線36と同時にこれと並行に形
成され、セルプレートである多結晶シリコン33とは層間
絶縁膜35により隔てられている。
成され、セルプレートである多結晶シリコン33とは層間
絶縁膜35により隔てられている。
上述した１トランジスタ型ダイナミックメモリセルは、
セルプレート33上の層間絶縁膜35をゲート絶縁膜34と同
時に形成している。このため、素子の微細化が進められ
てゲート絶縁膜34の膜厚が薄くされると、これに伴って
セルプレート上の層間絶縁膜35も比例して薄くなる。そ
の結果、セルプレート33とセルプレート上のワード線37
の間の容量が大きくなり、メモリセルとしての遅延時間
が長くなり、半導体集積回路装置の動作速度が遅くなる
という問題が生じる。
セルプレート33上の層間絶縁膜35をゲート絶縁膜34と同
時に形成している。このため、素子の微細化が進められ
てゲート絶縁膜34の膜厚が薄くされると、これに伴って
セルプレート上の層間絶縁膜35も比例して薄くなる。そ
の結果、セルプレート33とセルプレート上のワード線37
の間の容量が大きくなり、メモリセルとしての遅延時間
が長くなり、半導体集積回路装置の動作速度が遅くなる
という問題が生じる。
本発明はセルプレートとワード線の間の絶縁膜の厚さを
任意に設定でき、セルプレートとワード線の間の容量を
低減して動作速度を改善できる半導体集積回路装置の製
造方法を提供することを目的としている。
任意に設定でき、セルプレートとワード線の間の容量を
低減して動作速度を改善できる半導体集積回路装置の製
造方法を提供することを目的としている。
本発明の半導体集積回路装置の製造方法は、半導体基板
上に薄い容量絶縁膜を形成する工程と、この上にセルプ
レートとしての多結晶シリコンを形成する工程と、この
多結晶シリコン上に十分に厚いシリコン酸化膜を形成す
る工程と、前記容量絶縁膜，多結晶シリコン及びシリコ
ン酸化膜をパターニングしてセルプレート形状にする工
程と、前記半導体基板の表面にゲート絶縁膜としてのシ
リコン酸化膜を形成すると同時に形成された前記セルプ
レートの側面に露呈された前記多結晶シリコンの側面に
シリコン酸化膜を形成する工程と、前記多結晶シリコン
上及び半導体基板上のシリコン酸化膜上にわたってワー
ド線を形成する工程とを含み、セルプレートワード線と
の間の絶縁膜の膜厚を十分に厚く形成可能としている。
上に薄い容量絶縁膜を形成する工程と、この上にセルプ
レートとしての多結晶シリコンを形成する工程と、この
多結晶シリコン上に十分に厚いシリコン酸化膜を形成す
る工程と、前記容量絶縁膜，多結晶シリコン及びシリコ
ン酸化膜をパターニングしてセルプレート形状にする工
程と、前記半導体基板の表面にゲート絶縁膜としてのシ
リコン酸化膜を形成すると同時に形成された前記セルプ
レートの側面に露呈された前記多結晶シリコンの側面に
シリコン酸化膜を形成する工程と、前記多結晶シリコン
上及び半導体基板上のシリコン酸化膜上にわたってワー
ド線を形成する工程とを含み、セルプレートワード線と
の間の絶縁膜の膜厚を十分に厚く形成可能としている。
次に、本発明を図面を参照して説明する。
（第１実施例） 第１図（ａ）乃至第１図（ｃ）は本発明を１トランジス
タ型ダイナミックメモリセルに適用した第１の実施例を
工程順に示す断面図である。
タ型ダイナミックメモリセルに適用した第１の実施例を
工程順に示す断面図である。
先ず、第１図（ａ）のようにＰ型導電型の単結晶シリコ
ン基板11の上に熱酸化法により、100Åの膜厚のシリコ
酸化膜12を形成し、その上にリンを含んだ多結晶シリコ
ン13を2000Å形成する。更にこの上に、化学的気相成長
法により層間絶縁膜としてのシリコン酸化膜14を2000Å
形成する。そして、フォトエッチング法によりこれらシ
リコン酸化膜12,多結晶シリコン13,シリコン酸化膜14を
パターニングしてセルプレート形状にする。
ン基板11の上に熱酸化法により、100Åの膜厚のシリコ
酸化膜12を形成し、その上にリンを含んだ多結晶シリコ
ン13を2000Å形成する。更にこの上に、化学的気相成長
法により層間絶縁膜としてのシリコン酸化膜14を2000Å
形成する。そして、フォトエッチング法によりこれらシ
リコン酸化膜12,多結晶シリコン13,シリコン酸化膜14を
パターニングしてセルプレート形状にする。
次に、第１図（ｂ）のように、シリコン基板11の表面を
熱酸化して200Åの膜厚のシリコン酸化膜を形成し、こ
れをゲート絶縁膜15とする。このとき同時に多結晶シリ
コン13の側壁部分も酸化されてシリコン酸化膜が形成さ
れる。この多結晶シリコン13はリンを含んでいるため、
酸化速度はシリコン基板11の２倍あり、多結晶シリコン
13の側壁部には400Åのシリコン酸化膜が形成される。
このシリコン酸化膜はシリコン酸化膜14と融合するの
で、層間絶縁膜14の一部となる。
熱酸化して200Åの膜厚のシリコン酸化膜を形成し、こ
れをゲート絶縁膜15とする。このとき同時に多結晶シリ
コン13の側壁部分も酸化されてシリコン酸化膜が形成さ
れる。この多結晶シリコン13はリンを含んでいるため、
酸化速度はシリコン基板11の２倍あり、多結晶シリコン
13の側壁部には400Åのシリコン酸化膜が形成される。
このシリコン酸化膜はシリコン酸化膜14と融合するの
で、層間絶縁膜14の一部となる。
次に、第１図（ｃ）のように、リンを含んだ多結晶シリ
コンを3000Å形成してフォトエッチング法によりパター
ニングしてワード線（ゲート電極）16,17を形成し、１
トランジスタ型ダイナミックメモリセルの主要部分が得
られる。なお、ワード線17はワード線16と並行に形成さ
れ、セルプレートである多結晶シリコン13とは前記層間
絶縁膜14により隔てられている。
コンを3000Å形成してフォトエッチング法によりパター
ニングしてワード線（ゲート電極）16,17を形成し、１
トランジスタ型ダイナミックメモリセルの主要部分が得
られる。なお、ワード線17はワード線16と並行に形成さ
れ、セルプレートである多結晶シリコン13とは前記層間
絶縁膜14により隔てられている。
したがって、このように形成されるダイナミックメモリ
セル構造では、セルプレート13とワード線17との間に介
在される層間絶縁膜14は、ゲート絶縁膜15の製造工程と
は独立した気相成長法により形成しているので、ゲート
絶縁膜15の膜厚を薄くした場合でも、これとは関係なく
十分に厚い層間絶縁膜として構成できる。これにより、
セルプレート13とワード線17とは十分に厚い層間絶縁膜
14により隔てられることになり両者の間の容量を低減で
き、メモリセルの動作速度の向上を達成できる。また、
層間絶縁膜14を厚くすることにより、ワード線17とセル
プレート13間の絶縁耐圧が向上し、半導体集積回路装置
の歩留りを向上できる効果もある。
セル構造では、セルプレート13とワード線17との間に介
在される層間絶縁膜14は、ゲート絶縁膜15の製造工程と
は独立した気相成長法により形成しているので、ゲート
絶縁膜15の膜厚を薄くした場合でも、これとは関係なく
十分に厚い層間絶縁膜として構成できる。これにより、
セルプレート13とワード線17とは十分に厚い層間絶縁膜
14により隔てられることになり両者の間の容量を低減で
き、メモリセルの動作速度の向上を達成できる。また、
層間絶縁膜14を厚くすることにより、ワード線17とセル
プレート13間の絶縁耐圧が向上し、半導体集積回路装置
の歩留りを向上できる効果もある。
（第２実施例） 第２図（ａ）乃至第２図（ｃ）は本発明の第２の実施例
を工程順に示す断面図であり、ここでも１トランジスタ
型ダイナミックメモリセルを製造する例を示している。
を工程順に示す断面図であり、ここでも１トランジスタ
型ダイナミックメモリセルを製造する例を示している。
先ず、第２図（ａ）のように、Ｐ型導電型の単結晶シリ
コン基板21の上に熱酸化法により50Åの酸化膜を形成
し、この上に化学的気相成長法により100Åのシリコン
窒化膜を形成し、このシリコン窒化膜の表面を熱酸化法
により膜厚50Åのシリコン酸化膜に変換する。このよう
にして形成されたシリコン酸化膜，シリコン窒化膜，シ
リコン酸化膜の３層の絶縁膜を容量絶縁膜22とする。そ
して、容量絶縁膜22の上にシリコンを含んだ多結晶シリ
コン23を3000Å形成した後、この多結晶シリコン23の表
面を熱酸化して層間絶縁膜としての膜厚2000Åのシリコ
ン酸化膜24を形成する。しかる上で、フォトエッチング
法により容量絶縁膜22,多結晶シリコン23,層間絶縁膜24
をセルプレート形状にパターニングする。
コン基板21の上に熱酸化法により50Åの酸化膜を形成
し、この上に化学的気相成長法により100Åのシリコン
窒化膜を形成し、このシリコン窒化膜の表面を熱酸化法
により膜厚50Åのシリコン酸化膜に変換する。このよう
にして形成されたシリコン酸化膜，シリコン窒化膜，シ
リコン酸化膜の３層の絶縁膜を容量絶縁膜22とする。そ
して、容量絶縁膜22の上にシリコンを含んだ多結晶シリ
コン23を3000Å形成した後、この多結晶シリコン23の表
面を熱酸化して層間絶縁膜としての膜厚2000Åのシリコ
ン酸化膜24を形成する。しかる上で、フォトエッチング
法により容量絶縁膜22,多結晶シリコン23,層間絶縁膜24
をセルプレート形状にパターニングする。
次に、第２図（ｂ）のように、シリコン基板21の表面を
熱酸化して200Åの膜厚のシリコン酸化膜を形成し、こ
れをゲート絶縁膜25とする。このとき同時に多結晶シリ
コン23の側壁部分も熱酸化されてシリコン酸化膜が形成
される。この多結晶シリコン23はリンを含有しているた
め酸化速度はシリコン基板21の２倍あり、したがって40
0Åのシリコン酸化膜が形成される。この多結晶シリコ
ン23の側壁部に形成されたシリコン酸化膜は、シリコン
酸化膜24と融合するので、層間絶縁膜24の一部とされ
る。
熱酸化して200Åの膜厚のシリコン酸化膜を形成し、こ
れをゲート絶縁膜25とする。このとき同時に多結晶シリ
コン23の側壁部分も熱酸化されてシリコン酸化膜が形成
される。この多結晶シリコン23はリンを含有しているた
め酸化速度はシリコン基板21の２倍あり、したがって40
0Åのシリコン酸化膜が形成される。この多結晶シリコ
ン23の側壁部に形成されたシリコン酸化膜は、シリコン
酸化膜24と融合するので、層間絶縁膜24の一部とされ
る。
次に、第２図（ｃ）のように、リンを含んだ多結晶シリ
コンを3000Å形成し、フォトエッチング法によりパター
ニングしてワード線26,27を形成し、１トランジスタ型
ダイナミックメモリセルの主要部分が得られる。なお、
ワード線27はワード線26と並行に形成され、セルプレー
ト23とは層間絶縁膜24により隔てられている。
コンを3000Å形成し、フォトエッチング法によりパター
ニングしてワード線26,27を形成し、１トランジスタ型
ダイナミックメモリセルの主要部分が得られる。なお、
ワード線27はワード線26と並行に形成され、セルプレー
ト23とは層間絶縁膜24により隔てられている。
この実施例では層間絶縁膜24をゲート絶縁膜25よりも先
にしかも個別に熱酸化法により形成しているので、ゲー
ト絶縁膜25の膜厚に関係なく十分に厚く形成できる。し
たがって、ゲート絶縁膜25の膜厚を薄くする場合でもワ
ード線27とセルプレート23との間の容量を低減でき、メ
モリセルの動作速度を向上でき、かつ絶縁耐圧の向上に
よる歩留りの改善を達成できることは第１実施例と同じ
である。
にしかも個別に熱酸化法により形成しているので、ゲー
ト絶縁膜25の膜厚に関係なく十分に厚く形成できる。し
たがって、ゲート絶縁膜25の膜厚を薄くする場合でもワ
ード線27とセルプレート23との間の容量を低減でき、メ
モリセルの動作速度を向上でき、かつ絶縁耐圧の向上に
よる歩留りの改善を達成できることは第１実施例と同じ
である。
なお、前記各実施例では本発明を１トランジスタ型ダイ
ナミックメモリセルの製造方法に適用した例を示してい
るが、ダイナミック型のメモリセルを有する半導体集積
回路装置であれば全て同様に適用できることは言うまで
もない。
ナミックメモリセルの製造方法に適用した例を示してい
るが、ダイナミック型のメモリセルを有する半導体集積
回路装置であれば全て同様に適用できることは言うまで
もない。
〔発明の効果〕 以上説明したように本発明は、半導体基板上に容量絶縁
膜，多結晶シリコン及び十分に厚いシリコン酸化膜を形
成し、かつこれらを所要形状にパターン形成した上で半
導体基板にゲート絶縁膜としてのシリコン酸化膜を形成
すると同時にセルプレート側面に露呈された多結晶シリ
コンの側面にシリコン酸化膜を形成してこれを被覆し、
その後にワード線を形成しているので、セルプレートと
ワード線との間の絶縁膜の膜厚はゲート絶縁膜の膜厚と
無関係に膜厚を選ぶことが可能となり、素子の微細化に
伴いゲート絶縁膜厚を薄くした場合でも十分に厚い膜圧
にすることが可能となり、ワード線とセルプレート間の
容量増大による半導体集積回路装置の動作速度の低速化
を防止できる。また、セルプレート上の絶縁膜厚を厚く
することにより、ワード線とセルプレート間の絶縁膜圧
が向上し、半導体集積回路装置の歩留りを向上すること
も可能となる。
膜，多結晶シリコン及び十分に厚いシリコン酸化膜を形
成し、かつこれらを所要形状にパターン形成した上で半
導体基板にゲート絶縁膜としてのシリコン酸化膜を形成
すると同時にセルプレート側面に露呈された多結晶シリ
コンの側面にシリコン酸化膜を形成してこれを被覆し、
その後にワード線を形成しているので、セルプレートと
ワード線との間の絶縁膜の膜厚はゲート絶縁膜の膜厚と
無関係に膜厚を選ぶことが可能となり、素子の微細化に
伴いゲート絶縁膜厚を薄くした場合でも十分に厚い膜圧
にすることが可能となり、ワード線とセルプレート間の
容量増大による半導体集積回路装置の動作速度の低速化
を防止できる。また、セルプレート上の絶縁膜厚を厚く
することにより、ワード線とセルプレート間の絶縁膜圧
が向上し、半導体集積回路装置の歩留りを向上すること
も可能となる。
第１図（ａ）乃至第１図（ｃ）は本発明の第１実施例を
工程順に示す断面図、第２図（ａ）乃至第２図（ｃ）は
本発明の第２実施例を工程順に示す断面図、第３図
（ａ）乃至第３図（ｃ）は従来方法を工程順に示す断面
図である。 11,21,31……シリコン基板、12,22,32……シリコン酸化
膜（容量絶縁膜）、13,23,33……多結晶シリコン（セル
プレート）、14,24,34……シリコン酸化膜（層間絶縁
膜）、15,25,35……シリコン酸化膜（ゲート絶縁膜）、
16,17,26,27,36,37……ワード線（ゲート電極）。
工程順に示す断面図、第２図（ａ）乃至第２図（ｃ）は
本発明の第２実施例を工程順に示す断面図、第３図
（ａ）乃至第３図（ｃ）は従来方法を工程順に示す断面
図である。 11,21,31……シリコン基板、12,22,32……シリコン酸化
膜（容量絶縁膜）、13,23,33……多結晶シリコン（セル
プレート）、14,24,34……シリコン酸化膜（層間絶縁
膜）、15,25,35……シリコン酸化膜（ゲート絶縁膜）、
16,17,26,27,36,37……ワード線（ゲート電極）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 27/04 27/108 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ａ 7210−4Ｍ ３２５ Ｎ 27/04
Claims (1)
- 【請求項１】半導体基板上に容量絶縁膜を形成する工程
と、この上に多結晶シリコンを形成する工程と、この多
結晶シリコン上に十分に厚いシリコン酸化膜を形成する
工程と、前記容量絶縁膜、多結晶シリコン及びシリコン
酸化膜をパターニングしてセルプレート形状にする工程
と、前記半導体基板の表面にゲート絶縁膜としてのシリ
コン酸化膜を形成すると同時に形成された前記セルプレ
ートの側面に露呈された前記多結晶シリコンの側面にシ
リコン酸化膜を形成する工程と、前記多結晶シリコン上
及び半導体基板上のシリコン酸化膜上にわたってワード
線を形成する工程を含むことを特徴とする半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258457A JPH0793352B2 (ja) | 1987-10-15 | 1987-10-15 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258457A JPH0793352B2 (ja) | 1987-10-15 | 1987-10-15 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01101654A JPH01101654A (ja) | 1989-04-19 |
| JPH0793352B2 true JPH0793352B2 (ja) | 1995-10-09 |
Family
ID=17320484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62258457A Expired - Fee Related JPH0793352B2 (ja) | 1987-10-15 | 1987-10-15 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793352B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4759669B2 (ja) * | 2005-09-27 | 2011-08-31 | 株式会社大晃産業 | バラスト水の濾過装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028270A (ja) * | 1983-07-26 | 1985-02-13 | Oki Electric Ind Co Ltd | 半導体集積回路の製造方法 |
-
1987
- 1987-10-15 JP JP62258457A patent/JPH0793352B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01101654A (ja) | 1989-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01198065A (ja) | 半導体記憶装置 | |
| JP2557592B2 (ja) | 半導体メモリセルの製造方法 | |
| JP2898686B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH04317358A (ja) | 半導体装置の製造方法 | |
| JPS5950101B2 (ja) | 半導体装置の製法 | |
| US4123300A (en) | Integrated circuit process utilizing lift-off techniques | |
| JP2513287B2 (ja) | 積層型メモリセルの製造方法 | |
| JP2870086B2 (ja) | Ｍｏｓ型不揮発性半導体記憶装置の製造方法 | |
| JPH0254960A (ja) | 半導体装置の製造方法 | |
| JPS6113388B2 (ja) | ||
| JP3085831B2 (ja) | 半導体装置の製造方法 | |
| JPS63226955A (ja) | 容量素子の製造方法 | |
| JPH0142147B2 (ja) | ||
| JP2956234B2 (ja) | 半導体メモリ装置とその製造方法 | |
| JPS6344755A (ja) | 半導体集積回路装置 | |
| JP3271090B2 (ja) | 半導体装置の製法 | |
| JP3036092B2 (ja) | 半導体装置の製造方法 | |
| JP3048417B2 (ja) | 半導体装置の製造方法 | |
| JP2950550B2 (ja) | 半導体記憶装置の製造方法 | |
| KR0179798B1 (ko) | 디램 셀 캐패시터 제조방법 | |
| JP3079558B2 (ja) | 半導体メモリセルの形成方法 | |
| JP2556155B2 (ja) | 半導体装置の製造方法 | |
| JPH01101654A (ja) | 半導体集積回路装置の製造方法 | |
| JP2901367B2 (ja) | 半導体メモリ装置 | |
| JPS61216447A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |