JPH01101671A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01101671A JPH01101671A JP62258438A JP25843887A JPH01101671A JP H01101671 A JPH01101671 A JP H01101671A JP 62258438 A JP62258438 A JP 62258438A JP 25843887 A JP25843887 A JP 25843887A JP H01101671 A JPH01101671 A JP H01101671A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- semiconductor layer
- layer
- source
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に関し、特にＡ Ｉ ＧａＡＳ／
ＧａＡ３選択ドープ構造を有する電界効果トランジスタ
で代表されるヘテロ接合デバイス、すなわちＨＥＭＴ（
高移動度トランジスタ）等の２次元電子ガス層を動作層
とする半導体装置に関する。
ＧａＡ３選択ドープ構造を有する電界効果トランジスタ
で代表されるヘテロ接合デバイス、すなわちＨＥＭＴ（
高移動度トランジスタ）等の２次元電子ガス層を動作層
とする半導体装置に関する。
［従来の技術］
従来、ＨＥＭＴ等の半導体装置においては、不純物無添
加のＧａＡＳ半導体層と不純物添加のＡ Ｉ ＧａＡＳ
混晶半導体層とのヘテロ界面に形成される２次元電子ガ
ス層を動作層として利用するために、基板上に前記Ｇａ
Ａｓ半導体層と前記Ａ Ｉ ＧａＡｓ半導体層を交互に
成長させることにより１層あるいは多層の前記２次元電
子ガス層を形成し、前記Ａ Ｉ ＧａＡｓ半導体層各層
中に埋め込まれた単一の、あるいは多数のゲート電極に
より前記各２次元電子ガス層における走行キャリアを制
御する構造がとられていた。
加のＧａＡＳ半導体層と不純物添加のＡ Ｉ ＧａＡＳ
混晶半導体層とのヘテロ界面に形成される２次元電子ガ
ス層を動作層として利用するために、基板上に前記Ｇａ
Ａｓ半導体層と前記Ａ Ｉ ＧａＡｓ半導体層を交互に
成長させることにより１層あるいは多層の前記２次元電
子ガス層を形成し、前記Ａ Ｉ ＧａＡｓ半導体層各層
中に埋め込まれた単一の、あるいは多数のゲート電極に
より前記各２次元電子ガス層における走行キャリアを制
御する構造がとられていた。
従来のＨＥＭＴにおいてゲート電極が半導体層に埋め込
まれている構造の一例を第３図に示す。
まれている構造の一例を第３図に示す。
ゲート電極３５を不純物無添加のＧａＡｓ層３２・、３
４あるいは不純物添加のＡｌＧａＡｓ層３３に埋め込む
ことによる効用は、第１にはソース抵抗の改善であり、
第２には前記ＧａＡｓ層３２．３４と前記Ａ Ｉ Ｇａ
Ａｓ層３３を交互に基板３１上で成長させることで多層
の２次元電子ガス層４０を形成させている場合、該２次
元電子ガス層４０をチャネルとして動作させる際には、
単一あるいは多数のゲート電極を埋め込む方法が有効で
あると考えられる点である。
４あるいは不純物添加のＡｌＧａＡｓ層３３に埋め込む
ことによる効用は、第１にはソース抵抗の改善であり、
第２には前記ＧａＡｓ層３２．３４と前記Ａ Ｉ Ｇａ
Ａｓ層３３を交互に基板３１上で成長させることで多層
の２次元電子ガス層４０を形成させている場合、該２次
元電子ガス層４０をチャネルとして動作させる際には、
単一あるいは多数のゲート電極を埋め込む方法が有効で
あると考えられる点である。
［発明が解決しようとする問題点］
しかし、上記従来の構造のトランジスタは、ゲート電極
３５の各２次元電子ガス層４０側に生じる空乏層の幅を
変化させることによって、該２次元電子ガス層４０にお
ける走行キャリアを制御するものでおるから、かかるゲ
ート電極３５のドレイン側あるいはソース側の半導体は
本来不要であるばかりか、ソースとゲートとの間あるい
はドレインとゲートとの間の奇生容量として作用し、高
周波特性あるいは高速スイッチング特性に大きな欠点と
なる。
３５の各２次元電子ガス層４０側に生じる空乏層の幅を
変化させることによって、該２次元電子ガス層４０にお
ける走行キャリアを制御するものでおるから、かかるゲ
ート電極３５のドレイン側あるいはソース側の半導体は
本来不要であるばかりか、ソースとゲートとの間あるい
はドレインとゲートとの間の奇生容量として作用し、高
周波特性あるいは高速スイッチング特性に大きな欠点と
なる。
本発明は、上記問題点に鑑みて創案されたちので、ゲー
トとソースまたはドレインとの間の奇生容量を減少させ
ることかでき、電界効果トランジスタの高周波特性ある
いは高速スイッチング特性を改善した半導体装置を提供
することを目的とする。
トとソースまたはドレインとの間の奇生容量を減少させ
ることかでき、電界効果トランジスタの高周波特性ある
いは高速スイッチング特性を改善した半導体装置を提供
することを目的とする。
［問題点を解決づるための手段］
本発明は、電子親和力に差のおる相異なる半導体層間の
、電子親和力が大なる半導体層側に、前記半導体層間の
ヘテロ界面沿いに形成された２次元電子ガス層を１層ま
たは２層以上と、この２次元電子ガス層を流れる電流を
取出す合金電極とを有し、かつ前記半導体層に埋設され
た１個または２個以上のゲート電極を備えてなる半導体
装置において、ゲート電極のソース側側面およびドレイ
ン側側面に前記半導体層よりも比誘電率の小なる絶縁物
で形成された側壁を備えてなることを特徴とする半導体
装置である。
、電子親和力が大なる半導体層側に、前記半導体層間の
ヘテロ界面沿いに形成された２次元電子ガス層を１層ま
たは２層以上と、この２次元電子ガス層を流れる電流を
取出す合金電極とを有し、かつ前記半導体層に埋設され
た１個または２個以上のゲート電極を備えてなる半導体
装置において、ゲート電極のソース側側面およびドレイ
ン側側面に前記半導体層よりも比誘電率の小なる絶縁物
で形成された側壁を備えてなることを特徴とする半導体
装置である。
本発明において、半導体層よりも比誘電率の小なる絶縁
物としては、たとえば二酸化シリコンがあげられる。
物としては、たとえば二酸化シリコンがあげられる。
［作用］
本発明は、２次元電子ガス層を動作層とする埋め込みゲ
ート電極を備えた電界効果１トランジスタにおいて、前
記ソースとゲートとの間あるいはドレインとゲートとの
間の寄生容量を減少させるためにゲート電極のソース側
の側面と、ゲート電極のドレイン側の側面に比誘電率の
小さな絶縁物で形成された側壁を設けることによって動
作の高周波化を図ったものでおる。
ート電極を備えた電界効果１トランジスタにおいて、前
記ソースとゲートとの間あるいはドレインとゲートとの
間の寄生容量を減少させるためにゲート電極のソース側
の側面と、ゲート電極のドレイン側の側面に比誘電率の
小さな絶縁物で形成された側壁を設けることによって動
作の高周波化を図ったものでおる。
従来は、埋め込まれたゲート電極のソース側およびドレ
イン側の両側面における奇生容量がゲート電極と接して
いるＧａＡｓ層あるいはＡＩＧａＡＳ層の生み出すもの
として無視できぬ大きざであったが、本発明による電界
効果トランジスタにおいてはゲート電極におけるソース
側およびトレイン側の側面に比誘電率の小さな絶縁物、
たとえばシリコン酸化膜が配置されているため、従来に
比へ前記奇生容量が大幅に改善される。ＧａＡＳおよび
Ａ Ｉ ＧａＡｓの比誘電率は１２．５〜１３．０であ
るが５ｉ０２の比誘電率は３．５〜４．０とＧａＡｓお
よびＡ Ｉ ＧａＡｓのそれと比べてほぼ１７３以下の
値を示しており、電界効果トランジスタとしての高周波
特性の改善に大きく寄与する。
イン側の両側面における奇生容量がゲート電極と接して
いるＧａＡｓ層あるいはＡＩＧａＡＳ層の生み出すもの
として無視できぬ大きざであったが、本発明による電界
効果トランジスタにおいてはゲート電極におけるソース
側およびトレイン側の側面に比誘電率の小さな絶縁物、
たとえばシリコン酸化膜が配置されているため、従来に
比へ前記奇生容量が大幅に改善される。ＧａＡＳおよび
Ａ Ｉ ＧａＡｓの比誘電率は１２．５〜１３．０であ
るが５ｉ０２の比誘電率は３．５〜４．０とＧａＡｓお
よびＡ Ｉ ＧａＡｓのそれと比べてほぼ１７３以下の
値を示しており、電界効果トランジスタとしての高周波
特性の改善に大きく寄与する。
［実施例］
以下、図面を参照して、本発明の実施例を詳細に説明す
る。
る。
第１図は本発明による電界効果トランジスタの一実施例
を示す縦断面図である。第１図において、１は半絶縁性
ＧａＡｓ基板、２および４は不純物無添加ＧａＡｓ半導
体層、３は不純物添加Ａ Ｉ ＧａＡｓ半導体層、５は
ゲート電極、６はソース電極、７はソース領域、８はド
レイン電極、９はトレイン領域、１０は２次元電子ガス
層、１１は５ｉ０２側壁でおる。本実施例に示す電界効
果トランジスタは基本的には２層の不純物無添加のＧａ
Ａｓ半導体層２，４の間に不純物をドープしたＡＩＧａ
ＡＳ半導体層３を挟み、該Ａ Ｉ ＧａＡＳ半導体層３
中にゲート電極５を埋設した構造をしている。この構造
においては２層のＧａＡＳ半導体層２，４とＡ Ｉ Ｇ
ａＡＳ半導体層３との界面に２次元電子ガス層１０が形
成される。該Ａ Ｉ ＧａＡｓ半導体層３に埋め込まれ
たゲート電極５の周囲の空乏層は動作電圧により上下方
向に広がり、２層の前記２次元電子ガス層１０のキャリ
ア蓄積状態を同時に制御する。従って、この埋め込みゲ
ート電極構造は、従来のＨＥＭＴに比べて制御可能な電
流量を向上させ得ると共に、高い相互コンダクタンスを
得ることが可能となる。第１図中で示すゲート電極５の
ソース側およびドレイン側の側面に設けられたシリコン
酸化膜の側壁１１が本発明の絶縁体側壁で、この側壁１
１の存在によりゲート・ソース間の寄生容Ｎおよびゲー
ト・トレイン間の奇生容量の削減が行われ、電界効果ト
ランジスタとしての高周波特性および高速スイッチング
特性が改善される。
を示す縦断面図である。第１図において、１は半絶縁性
ＧａＡｓ基板、２および４は不純物無添加ＧａＡｓ半導
体層、３は不純物添加Ａ Ｉ ＧａＡｓ半導体層、５は
ゲート電極、６はソース電極、７はソース領域、８はド
レイン電極、９はトレイン領域、１０は２次元電子ガス
層、１１は５ｉ０２側壁でおる。本実施例に示す電界効
果トランジスタは基本的には２層の不純物無添加のＧａ
Ａｓ半導体層２，４の間に不純物をドープしたＡＩＧａ
ＡＳ半導体層３を挟み、該Ａ Ｉ ＧａＡＳ半導体層３
中にゲート電極５を埋設した構造をしている。この構造
においては２層のＧａＡＳ半導体層２，４とＡ Ｉ Ｇ
ａＡＳ半導体層３との界面に２次元電子ガス層１０が形
成される。該Ａ Ｉ ＧａＡｓ半導体層３に埋め込まれ
たゲート電極５の周囲の空乏層は動作電圧により上下方
向に広がり、２層の前記２次元電子ガス層１０のキャリ
ア蓄積状態を同時に制御する。従って、この埋め込みゲ
ート電極構造は、従来のＨＥＭＴに比べて制御可能な電
流量を向上させ得ると共に、高い相互コンダクタンスを
得ることが可能となる。第１図中で示すゲート電極５の
ソース側およびドレイン側の側面に設けられたシリコン
酸化膜の側壁１１が本発明の絶縁体側壁で、この側壁１
１の存在によりゲート・ソース間の寄生容Ｎおよびゲー
ト・トレイン間の奇生容量の削減が行われ、電界効果ト
ランジスタとしての高周波特性および高速スイッチング
特性が改善される。
次に、上記側壁を備えた埋め込みゲート電極の製造工程
の一例を第２図（ａ）〜（ｄ）の各図により説明する。
の一例を第２図（ａ）〜（ｄ）の各図により説明する。
各図は、半絶縁性ＧａＡｓ基板２１上に、例えば有機金
属化学堆積法により成長させた不純物無添加のＧａＡｓ
半導体層あるいは不純物添加のＡ Ｉ ＧａＡｓ半導体
層２２にゲート電極２３を埋め込む場合を説明するもの
でおる。ゲート電極２３の材料としてはタングステンシ
リサイド等の金属おるいは金属化合物を用い、スパッタ
あるいは電子ビーム蒸着またはＣＶＤ法によって第２図
（ａ）に示す如く、厚さ４００人で付着させ、例えばプ
ラズマエツチング法あるいはリフトオフ法によって金属
幅が５０００八以下となるようにゲート電極２３を形成
する。
属化学堆積法により成長させた不純物無添加のＧａＡｓ
半導体層あるいは不純物添加のＡ Ｉ ＧａＡｓ半導体
層２２にゲート電極２３を埋め込む場合を説明するもの
でおる。ゲート電極２３の材料としてはタングステンシ
リサイド等の金属おるいは金属化合物を用い、スパッタ
あるいは電子ビーム蒸着またはＣＶＤ法によって第２図
（ａ）に示す如く、厚さ４００人で付着させ、例えばプ
ラズマエツチング法あるいはリフトオフ法によって金属
幅が５０００八以下となるようにゲート電極２３を形成
する。
この金属幅がすなわちゲート長に相当する。
ゲート電極２３を形成した後、ＣＶＤ法により、第２図
（ｂ）に示す如く、全面にシリコン酸化膜２４を４００
人程度付着させ、ＣＦ４およびＳＦ６の混合ガスによる
Ｍ Ｉ Ｅ （Ｍａｇｎｅｔｒｏｎ Ｉｏｎ Ｅｔｃｈ
ｉｎａ ＞法によりゲート電極２３の上面およびＧａＡ
ｓ半導体層あるいはＡ Ｉ ＧａＡｓ半導体層２２表面
が現れる直前までシリコン酸化膜２４のエツチングを行
う。その後、完全に表面が現れるまで過酸化水素と弗酸
の混合液によりシリコン酸化膜２４のエツチングを行う
。
（ｂ）に示す如く、全面にシリコン酸化膜２４を４００
人程度付着させ、ＣＦ４およびＳＦ６の混合ガスによる
Ｍ Ｉ Ｅ （Ｍａｇｎｅｔｒｏｎ Ｉｏｎ Ｅｔｃｈ
ｉｎａ ＞法によりゲート電極２３の上面およびＧａＡ
ｓ半導体層あるいはＡ Ｉ ＧａＡｓ半導体層２２表面
が現れる直前までシリコン酸化膜２４のエツチングを行
う。その後、完全に表面が現れるまで過酸化水素と弗酸
の混合液によりシリコン酸化膜２４のエツチングを行う
。
その結果第２図（Ｃ）に示されるようにゲート電極２３
の両側にシリコン酸化膜２４の側壁２５が形成される。
の両側にシリコン酸化膜２４の側壁２５が形成される。
その後はゲート電極形成前と同様に、有機金属化学堆積
法によりＧａＡｓ半導体層あるいはＡｌＧａＡｓ半導体
層２２の成長を再度打つ。ｎ 選択成長に関しての有機
金属化学堆積法の有効性および再現性は′、例えば１９
８４年第４５回応用物理学会１４ａ−Ｊ−７で中村他に
より報告されており、また、金属ゲート電極の埋め込み
成長に関しては、特表昭５６−５００９９１ ＠公報に
おいてＰＢＴの製造工程の中でＣａｒｌ、０． Ｂｏｚ
ｌｅｒ他によって詳しく報告されている。ゲート電極２
３の材料としてはＧａＡｓおよびエピタキシャル成長過
程中用いられる他の製品に対して充分不活性であること
からタングステンの有効性が指摘されている。しかしゲ
ート電極２３としては金属おるいはその化合物の代りに
ｐ型の不純物を高濃度に添加した低抵抗のＧａＡｓを用
いても良い。
法によりＧａＡｓ半導体層あるいはＡｌＧａＡｓ半導体
層２２の成長を再度打つ。ｎ 選択成長に関しての有機
金属化学堆積法の有効性および再現性は′、例えば１９
８４年第４５回応用物理学会１４ａ−Ｊ−７で中村他に
より報告されており、また、金属ゲート電極の埋め込み
成長に関しては、特表昭５６−５００９９１ ＠公報に
おいてＰＢＴの製造工程の中でＣａｒｌ、０． Ｂｏｚ
ｌｅｒ他によって詳しく報告されている。ゲート電極２
３の材料としてはＧａＡｓおよびエピタキシャル成長過
程中用いられる他の製品に対して充分不活性であること
からタングステンの有効性が指摘されている。しかしゲ
ート電極２３としては金属おるいはその化合物の代りに
ｐ型の不純物を高濃度に添加した低抵抗のＧａＡｓを用
いても良い。
以上の工程によりＧａＡｓ半導体層あるいはＡＩＧａＡ
Ｓ半導体層２２中にシリコン酸化膜２４に挟まれた形で
ゲート電極２３を埋め込む操作が第２図（ｄ）に示す−
ような形状で完了する。
Ｓ半導体層２２中にシリコン酸化膜２４に挟まれた形で
ゲート電極２３を埋め込む操作が第２図（ｄ）に示す−
ような形状で完了する。
なお、結晶系としてはＧａＡｓ／ Ａ Ｉ ＧａＡｓ系
を用いた事例を示したが、この他にＩｎＡｌＡｓ系 Ｉ
ｎＡｌＡｓ系、ＩｎＰ／ ＩｎＧａＡＳ系等についても
本発明を実施することは可能でおる。また、本発明の実
施例は特定の値を用いて説明したが、これは理解を容易
にするためであり、例えばゲート電極の蒸着量が増加す
れば、シリコン酸化膜側壁の量も比例して増加させるこ
とは言うまでもなく、ゲート・ソース間およびゲート・
ドレイン間の奇生容量を十分に削減するだけの量であれ
ば良い。また、側壁として用いる材料も用いられるそれ
ぞれの半導体よりも比誘電率の小さい絶縁物ならばシリ
コン酸化物に限らない。
を用いた事例を示したが、この他にＩｎＡｌＡｓ系 Ｉ
ｎＡｌＡｓ系、ＩｎＰ／ ＩｎＧａＡＳ系等についても
本発明を実施することは可能でおる。また、本発明の実
施例は特定の値を用いて説明したが、これは理解を容易
にするためであり、例えばゲート電極の蒸着量が増加す
れば、シリコン酸化膜側壁の量も比例して増加させるこ
とは言うまでもなく、ゲート・ソース間およびゲート・
ドレイン間の奇生容量を十分に削減するだけの量であれ
ば良い。また、側壁として用いる材料も用いられるそれ
ぞれの半導体よりも比誘電率の小さい絶縁物ならばシリ
コン酸化物に限らない。
［発明の効果］
以上、説明したとおり、本発明によれば、２次元電子ガ
ス層をチャネルとして用い、かつその制御を半導体層中
に埋め込まれたゲート電極により行う電界効果トランジ
スタにおいて、ゲート電極のソース側の側面およびドレ
イン側の側面に比誘電率の小さな絶縁物で形成された側
壁を設けることにより、ゲートとソースとの間の容量お
よびゲ−トとドレインとの間の奇生容量を減少させるこ
とができ、電界効果トランジスタの高周波特性おるいは
高速スイッチング特性を改善した半導体装置を提供する
ことができる。
ス層をチャネルとして用い、かつその制御を半導体層中
に埋め込まれたゲート電極により行う電界効果トランジ
スタにおいて、ゲート電極のソース側の側面およびドレ
イン側の側面に比誘電率の小さな絶縁物で形成された側
壁を設けることにより、ゲートとソースとの間の容量お
よびゲ−トとドレインとの間の奇生容量を減少させるこ
とができ、電界効果トランジスタの高周波特性おるいは
高速スイッチング特性を改善した半導体装置を提供する
ことができる。
第１図は本発明の一実施例を示す縦断面図、第２図（ａ
）〜（ｄ）は本発明の一実施例の製造工程の説明図、第
３図は従来例の縦断面図である。 １ 、２１．３１ ・・・半絶縁性ＧａＡｓ基板２、４
．３２．３４・・・不純物無添加ＧａＡｓ半導体層３．
３３・・・不純物添加ＡＩＧａＡＳ半導体層５、２３，
３５．・・・ゲート電極 ６．３６・・・ソース電極 ７，３７・・・ソース領
域８．３８・・・ドレイン電極 ９，３９・・・ドレイ
ン領域１０、４０・・・２次元電子ガス層
）〜（ｄ）は本発明の一実施例の製造工程の説明図、第
３図は従来例の縦断面図である。 １ 、２１．３１ ・・・半絶縁性ＧａＡｓ基板２、４
．３２．３４・・・不純物無添加ＧａＡｓ半導体層３．
３３・・・不純物添加ＡＩＧａＡＳ半導体層５、２３，
３５．・・・ゲート電極 ６．３６・・・ソース電極 ７，３７・・・ソース領
域８．３８・・・ドレイン電極 ９，３９・・・ドレイ
ン領域１０、４０・・・２次元電子ガス層
Claims (2)
- （１）電子親和力に差のある相異なる半導体層間の、電
子親和力が大なる半導体層側に、前記半導体層間のヘテ
ロ界面沿いに形成された２次元電子ガス層を１層または
２層以上と、この２次元電子ガス層を流れる電流を取出
す合金電極とを有し、かつ前記半導体層に埋設された１
個または２個以上のゲート電極を備えてなる半導体装置
において、ゲート電極のソース側側面およびドレイン側
側面に前記半導体層よりも比誘電率の小なる絶縁物で形
成された側壁を備えてなることを特徴とする半導体装置
。 - （２）半導体層よりも比誘電率の小なる絶縁物が二酸化
シリコンである特許請求の範囲第１項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258438A JP2541240B2 (ja) | 1987-10-15 | 1987-10-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258438A JP2541240B2 (ja) | 1987-10-15 | 1987-10-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01101671A true JPH01101671A (ja) | 1989-04-19 |
| JP2541240B2 JP2541240B2 (ja) | 1996-10-09 |
Family
ID=17320205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62258438A Expired - Lifetime JP2541240B2 (ja) | 1987-10-15 | 1987-10-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541240B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6893961B2 (en) | 1999-09-01 | 2005-05-17 | Micron Technology, Inc. | Methods for making metallization structures for semiconductor device interconnects |
-
1987
- 1987-10-15 JP JP62258438A patent/JP2541240B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6893961B2 (en) | 1999-09-01 | 2005-05-17 | Micron Technology, Inc. | Methods for making metallization structures for semiconductor device interconnects |
| US6955979B2 (en) * | 1999-09-01 | 2005-10-18 | Micron Technology, Inc. | Methods for making metallization structures for semiconductor device interconnects |
| US7071557B2 (en) | 1999-09-01 | 2006-07-04 | Micron Technology, Inc. | Metallization structures for semiconductor device interconnects, methods for making same, and semiconductor devices including same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2541240B2 (ja) | 1996-10-09 |
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