JPH01101760A - パケット処理装置 - Google Patents
パケット処理装置Info
- Publication number
- JPH01101760A JPH01101760A JP62258459A JP25845987A JPH01101760A JP H01101760 A JPH01101760 A JP H01101760A JP 62258459 A JP62258459 A JP 62258459A JP 25845987 A JP25845987 A JP 25845987A JP H01101760 A JPH01101760 A JP H01101760A
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- JP
- Japan
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- crv
- packet
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- reception
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- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 32
- 238000001514 detection method Methods 0.000 claims abstract description 14
- 230000002159 abnormal effect Effects 0.000 claims description 20
- 230000005856 abnormality Effects 0.000 claims description 11
- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパケット処理装置に関し、特に伝送路異常等に
よる異常パターンの発生を検出してその入力を防止する
パケット処理装置に関する。
よる異常パターンの発生を検出してその入力を防止する
パケット処理装置に関する。
従来、この種のパケット処理装置では、伝送路異常、特
にビット誤り又は送信側モジュールクロック異常による
伝送路符号ジッタが発生した場合、又はループ伝送路を
有するシステムでは、伝送路接続モードがノーマルから
バイパスに切り替わることによる伝送路符号位相の急転
による受信側モジュール受信クロックジッタが発生した
場合等において、伝送路符号化けを発生する。この回避
手段として通常ではパケット自体の有するＦｅ２（ＦＲ
ＡＭＥ ＣＨＥＣＫ ５ＥＱＵＥＮＣＩＥ）を用い、正
常性チエツクによる異常データの廃棄が行なわれている
。
にビット誤り又は送信側モジュールクロック異常による
伝送路符号ジッタが発生した場合、又はループ伝送路を
有するシステムでは、伝送路接続モードがノーマルから
バイパスに切り替わることによる伝送路符号位相の急転
による受信側モジュール受信クロックジッタが発生した
場合等において、伝送路符号化けを発生する。この回避
手段として通常ではパケット自体の有するＦｅ２（ＦＲ
ＡＭＥ ＣＨＥＣＫ ５ＥＱＵＥＮＣＩＥ）を用い、正
常性チエツクによる異常データの廃棄が行なわれている
。
上述した従来のパケット処理装置は、パケット ゛自
体の論理的正常性チエツクのみ検出する方式をとってい
るため、通常では異常を検出できるが、ランダムに発生
するビット化けやクロックの揺らぎによる論理回路の異
常動作があった場合には、通常のシーケンスでは発生し
ない正常性チエツク回路の誤動作や規定できないアナロ
グ的な論理回路の誤動作の発生を防止することができな
いという問題がある。
体の論理的正常性チエツクのみ検出する方式をとってい
るため、通常では異常を検出できるが、ランダムに発生
するビット化けやクロックの揺らぎによる論理回路の異
常動作があった場合には、通常のシーケンスでは発生し
ない正常性チエツク回路の誤動作や規定できないアナロ
グ的な論理回路の誤動作の発生を防止することができな
いという問題がある。
本発明は、伝送路上のアナログ的なデータの揺らぎ等に
よるパケット受信回路の誤動作を防止することができる
パケット処理装置を提供することを目的としている。
よるパケット受信回路の誤動作を防止することができる
パケット処理装置を提供することを目的としている。
本発明のパケット処理装置は、２以上のパケット処理モ
ジュールを伝送路で接続し、この伝送路を通して相互に
ＣＲＶ符号付のＣＭＩ符号により非同期のパケット送受
信を行う構成において、パケットを１ビツトのＣＲＶ符
号とｎビットの固定フラグパターンの組合せからなるフ
ラグを用いて先頭又は末尾を示すパケットフレームを構
成しており、一方パケット処理モジュールは、前記ＣＲ
Ｖ符号とフラグパターン以外のｎビットの任意パターン
との組合せを検出する異常パターン検出回路と、この異
常パターン検出回路が所定時間の間に所定数以上の異常
を検出したときに受信したデータ列を一定時間の間無効
にする回路とを備え、前記パケット処理モジュール内に
異常パターンが入力することを防止するように構成して
いる。
ジュールを伝送路で接続し、この伝送路を通して相互に
ＣＲＶ符号付のＣＭＩ符号により非同期のパケット送受
信を行う構成において、パケットを１ビツトのＣＲＶ符
号とｎビットの固定フラグパターンの組合せからなるフ
ラグを用いて先頭又は末尾を示すパケットフレームを構
成しており、一方パケット処理モジュールは、前記ＣＲ
Ｖ符号とフラグパターン以外のｎビットの任意パターン
との組合せを検出する異常パターン検出回路と、この異
常パターン検出回路が所定時間の間に所定数以上の異常
を検出したときに受信したデータ列を一定時間の間無効
にする回路とを備え、前記パケット処理モジュール内に
異常パターンが入力することを防止するように構成して
いる。
次に、本発明を図面を参照して説明する。
第２図は本発明に用いるＣ Ｍ Ｉ （ＣＯＤＥＤ Ｍ
ＡＲＫ ＩＮ−ＶＥＲＳＩＯＮ）符号の符号則である。
ＡＲＫ ＩＮ−ＶＥＲＳＩＯＮ）符号の符号則である。
“０°″符号は、１タイムスロットの中で、前半“Ｌ”
、後半“Ｈ′”の信号である。
、後半“Ｈ′”の信号である。
“′１′″符号は、１タイムスロットの中で、“Ｌ″又
は“Ｈ”となるが、但し本レベルは前回の“′１″符号
の反転レベルとなる。
は“Ｈ”となるが、但し本レベルは前回の“′１″符号
の反転レベルとなる。
” Ｏ” ＣＲＶ （ＣＯＤＩＮＧ ＲＯＵＬＥ ＶＩ
ＯＬＡＴＩＯＮ）符号は“０”符号のバイオレーション
即ち、■タイムスロットの中で前半“Ｈ”、後半“Ｌ”
の信号である。
ＯＬＡＴＩＯＮ）符号は“０”符号のバイオレーション
即ち、■タイムスロットの中で前半“Ｈ”、後半“Ｌ”
の信号である。
“１”ＣＲＶ符号は′１”符号のバイオレーション即ち
前回の“１”符号と同レベルが１タイムスロット間続く
信号である。
前回の“１”符号と同レベルが１タイムスロット間続く
信号である。
第３図は本発明で用いるパケットフレームで、先頭及び
末尾を２つのフラグに囲まれた領域をパケットフレーム
として定義する。
末尾を２つのフラグに囲まれた領域をパケットフレーム
として定義する。
第４図は本発明で用いるパケットのフラグを示すビット
パターンの一実施例である。ＬＳＢより１ビツト目が“
０″ＣＲＶ符号で、その後段に“１”符号の６ビツト連
続と“Ｏ”符号１ビツトの計８ビットで定義されるフラ
グとなっている。
パターンの一実施例である。ＬＳＢより１ビツト目が“
０″ＣＲＶ符号で、その後段に“１”符号の６ビツト連
続と“Ｏ”符号１ビツトの計８ビットで定義されるフラ
グとなっている。
第１図は本発明方式の一実施例を示す機能ブロック構成
図である。１００，２００は夫々パケット処理モジュー
ルを示しており、両者は全く等しい機能を有し、以下夫
々の処理モジュールにおいて対応する同一部分には下位
２桁の数字を同一にした符号を付しである。そして、こ
こでは両モジュールを３００，４００の一方向性の伝送
路によりパケットを送受するシステム方式として構成し
ている。
図である。１００，２００は夫々パケット処理モジュー
ルを示しており、両者は全く等しい機能を有し、以下夫
々の処理モジュールにおいて対応する同一部分には下位
２桁の数字を同一にした符号を付しである。そして、こ
こでは両モジュールを３００，４００の一方向性の伝送
路によりパケットを送受するシステム方式として構成し
ている。
ここで、パケット処理モジュール１００からパケット処
理モジュール２００ヘパケツトを送信する場合について
、正常、異常の各状態にて説明する。
理モジュール２００ヘパケツトを送信する場合について
、正常、異常の各状態にて説明する。
先ず、正常時について、送信すべきパケットが発生した
場合、パケット処理部１１０はパケット送信部１２０に
対し、送信すべきパケットデータと送信要求を出力する
。パケット送信部１２０ではパケット送出可能な状態と
なった場合、発振器１８０の出力に同期したパケット化
された送信データ１２１と送信ＣＲＶ １２２をＣＭＩ
符号化部１３０へ出力する。送信クロック１２３は常時
出力してお（。ＣＭＩ符号化部１３０では、入力された
送信データ１２１と送信ＣＲＶ １２２の通りにＣＭＩ
符号化し、伝送路３００へ出力する。伝送路３００から
入力されたＣＭＩ符号化されたパケットはＣＭＩ符号化
部２４０に入力され、受信されたＣＭＩ符号列から抽出
された受信クロック２４３に同期して受信データ２４１
と受信ＣＲＶ２４２として出力される。ＣＭＩ符号化部
２４０から出力された受信データ２４１はゲート２７３
と異常パターン検出回路２６０へ、受信ＣＲＶ２４２は
ゲート２７２と異常パターン検出回路２６０へ、受信ク
ロック２４３はパケット受信部２５０と異常パターン検
出回路２６０と入力データ制御部２７０へ各々入力され
る。
場合、パケット処理部１１０はパケット送信部１２０に
対し、送信すべきパケットデータと送信要求を出力する
。パケット送信部１２０ではパケット送出可能な状態と
なった場合、発振器１８０の出力に同期したパケット化
された送信データ１２１と送信ＣＲＶ １２２をＣＭＩ
符号化部１３０へ出力する。送信クロック１２３は常時
出力してお（。ＣＭＩ符号化部１３０では、入力された
送信データ１２１と送信ＣＲＶ １２２の通りにＣＭＩ
符号化し、伝送路３００へ出力する。伝送路３００から
入力されたＣＭＩ符号化されたパケットはＣＭＩ符号化
部２４０に入力され、受信されたＣＭＩ符号列から抽出
された受信クロック２４３に同期して受信データ２４１
と受信ＣＲＶ２４２として出力される。ＣＭＩ符号化部
２４０から出力された受信データ２４１はゲート２７３
と異常パターン検出回路２６０へ、受信ＣＲＶ２４２は
ゲート２７２と異常パターン検出回路２６０へ、受信ク
ロック２４３はパケット受信部２５０と異常パターン検
出回路２６０と入力データ制御部２７０へ各々入力され
る。
異常パターン検出回路２６０では、常時受信データ２４
１と受信ＣＲＶ２４２を監視しており、受信ＣＲＶ２４
２の発生時、本ＣＲＶ信号を含む８ビツトのパターンが
フラグパターンと一致するか否かを判定している。フラ
グパターンが一致しない場合、入力データ制御部２７０
へ受信クロック２４３の１サイクル分のパルスを出力す
る。また一致する正常時はパルス出力は無い。
１と受信ＣＲＶ２４２を監視しており、受信ＣＲＶ２４
２の発生時、本ＣＲＶ信号を含む８ビツトのパターンが
フラグパターンと一致するか否かを判定している。フラ
グパターンが一致しない場合、入力データ制御部２７０
へ受信クロック２４３の１サイクル分のパルスを出力す
る。また一致する正常時はパルス出力は無い。
入力データ制御部２７０では、異常パターン検出回路２
６０からのパルスを発振器の出力クロックから生成した
タイマにより所定時間ａ毎に計数しており、この所定時
間ａの間に計数値が所定数のｎ個以上あった場合、同様
に発振器２８０の出力クロックから生成したタイマによ
り一定時間ｂ（ｂａａ）の間、論理“０”を生成し、受
信クロック２４３に同期させ、入力禁止制御信号とじて
出力する。逆に所定時間ａの間に計数値がｎ個未満であ
った場合、計数値をクリアし、次回の計数を始める。よ
って、正常時は入力禁止制御信号２７１は、継続的に論
理“ｌ”を出力している。
６０からのパルスを発振器の出力クロックから生成した
タイマにより所定時間ａ毎に計数しており、この所定時
間ａの間に計数値が所定数のｎ個以上あった場合、同様
に発振器２８０の出力クロックから生成したタイマによ
り一定時間ｂ（ｂａａ）の間、論理“０”を生成し、受
信クロック２４３に同期させ、入力禁止制御信号とじて
出力する。逆に所定時間ａの間に計数値がｎ個未満であ
った場合、計数値をクリアし、次回の計数を始める。よ
って、正常時は入力禁止制御信号２７１は、継続的に論
理“ｌ”を出力している。
ゲート２７２とゲート２７３は、アンド論理の機能を有
し、入力禁止制御信号２７１が論理“０”を出力時のみ
、受信ＣＲＶ２７４と受信データ信号２７５をＭＯ”論
理に強制する。よって、入力禁止制御信号２７１が論理
″″０”を出力中は、受信データ２４１を論理“０゛°
に、受信ＣＲＶ２４２をＣＲＶ無しの論理“０°′に強
制設定することになる。
し、入力禁止制御信号２７１が論理“０”を出力時のみ
、受信ＣＲＶ２７４と受信データ信号２７５をＭＯ”論
理に強制する。よって、入力禁止制御信号２７１が論理
″″０”を出力中は、受信データ２４１を論理“０゛°
に、受信ＣＲＶ２４２をＣＲＶ無しの論理“０°′に強
制設定することになる。
正常時は、入力禁止制御信号２７１が論理“１”を継続
出力しているため、受信データ２４１と受信データ２７
５及び受信ＣＲＶ２４２と受信ＣＲｖ２７４とは全く等
しい論理がパケット受信部２５０へ入力される。よって
、前記パケットは正常にパケット受信部２５０へ入力さ
れ、パケット解読誤データがパケット処理部２１０へ入
力され、パケット処理モジュール１００からパケット処
理モジュール２００へのデータの転送が完了する。
出力しているため、受信データ２４１と受信データ２７
５及び受信ＣＲＶ２４２と受信ＣＲｖ２７４とは全く等
しい論理がパケット受信部２５０へ入力される。よって
、前記パケットは正常にパケット受信部２５０へ入力さ
れ、パケット解読誤データがパケット処理部２１０へ入
力され、パケット処理モジュール１００からパケット処
理モジュール２００へのデータの転送が完了する。
次に、異常時について、発振器１８０が電源変動又は電
源雑音又は、発振器自体の間欠障害にて出力の周波数の
揺らぎを発生している場合、ＣＭ■符号化部１３０から
出力されるＣＭＩ符号列は、周波数方向の揺らぎをもっ
て伝送路３００に出力される。伝送路３００からＣＭＩ
復号化部２４０へ入力されたＣＭＩ符号列から抽出され
るクロック２４３は、ＣＭＩ符号列の揺らぎにより、ジ
ッタを有しているため、ＣＭＩ復号化部２４０で復号さ
れる場合、任意のデータに化ける。そのデータ化けは、
任意と考えられるため、“Ｏｎ又は“１”のＣＲＹ符号
へのデータ化けも等しい確率で発生する。
源雑音又は、発振器自体の間欠障害にて出力の周波数の
揺らぎを発生している場合、ＣＭ■符号化部１３０から
出力されるＣＭＩ符号列は、周波数方向の揺らぎをもっ
て伝送路３００に出力される。伝送路３００からＣＭＩ
復号化部２４０へ入力されたＣＭＩ符号列から抽出され
るクロック２４３は、ＣＭＩ符号列の揺らぎにより、ジ
ッタを有しているため、ＣＭＩ復号化部２４０で復号さ
れる場合、任意のデータに化ける。そのデータ化けは、
任意と考えられるため、“Ｏｎ又は“１”のＣＲＹ符号
へのデータ化けも等しい確率で発生する。
よって、異常パターン検出回路２６０では上記ジッタが
発生している期間、一定確率で異常ＣＲＶ信号を受信Ｃ
ＲＹ信号２４２から受けることになり、入力データ制御
部２７０では異常パターン検出回路出力パルス２６０の
計数値が一定時間ａの間にｍ以上となり、ゲート２７２
及びゲート２７３に対し、一定時間すの間、論理゛０”
を出力する。一定時間す終了時点で再度異常パターンが
発生しているなら、継続的に再度一定時間すの間論理“
Ｏ”が出力され、ジッタが消滅するまで継続される。
発生している期間、一定確率で異常ＣＲＶ信号を受信Ｃ
ＲＹ信号２４２から受けることになり、入力データ制御
部２７０では異常パターン検出回路出力パルス２６０の
計数値が一定時間ａの間にｍ以上となり、ゲート２７２
及びゲート２７３に対し、一定時間すの間、論理゛０”
を出力する。一定時間す終了時点で再度異常パターンが
発生しているなら、継続的に再度一定時間すの間論理“
Ｏ”が出力され、ジッタが消滅するまで継続される。
よって、受信ＣＲＶ２７４と受信データ２７５はジッタ
が発生中は共に０”論理に強制され異常パターンのパケ
ット受信部２５０への入力が防止される。
が発生中は共に０”論理に強制され異常パターンのパケ
ット受信部２５０への入力が防止される。
なお、上述したパケット処理モジュール１００からパケ
ット処理モジュール２００へのデータ送信と同時に、伝
送路４００を通して逆方向のデータ送信が行われること
は言うまでもない。
ット処理モジュール２００へのデータ送信と同時に、伝
送路４００を通して逆方向のデータ送信が行われること
は言うまでもない。
また、本実施例では２つのパケット処理モジュールが２
つの一方向性の伝送路によって接続される構成方式で説
明したが、他に双方向バス、ループ型バス等でも同様の
効果を有する。
つの一方向性の伝送路によって接続される構成方式で説
明したが、他に双方向バス、ループ型バス等でも同様の
効果を有する。
以上説明したように本発明は、ＣＲＶ符号とフラグパタ
ーン以外のｎビットの任意パターンとの組合せの異常を
、異常パターン検出回路において所定時間の間に所定数
以上の異常を検出したとき−に、受信したデータ列を一
定時間の間無効にするように構成しているので、伝送路
上のアナログ的なデータの揺らぎ等によるパケット受信
回路の誤動作を防止する効果がある。
ーン以外のｎビットの任意パターンとの組合せの異常を
、異常パターン検出回路において所定時間の間に所定数
以上の異常を検出したとき−に、受信したデータ列を一
定時間の間無効にするように構成しているので、伝送路
上のアナログ的なデータの揺らぎ等によるパケット受信
回路の誤動作を防止する効果がある。
第１図は本発明の一実施例の機能ブロック図、第２図は
ＣＭＩ符号則を示す説明図、第３図はパケットフレーム
を示すデータストリーム、第４図はフラグを示すビット
パターン図である。 １００．２００・・・パケット処理モジュール、１１０
．２１０・・・パケット処理部、１２０，２２０・・・
パケット送信部、１３０，２３０・・−ＣＭＩ符号化部
、１４０，２４０・・・ＣＭＩ復号化部、１５０゜２５
０・・・パケット受信部、１６０．２６０・・・異常パ
ターン検出回路、１７０，２７０・・・入力データ制御
部、１８０，２８０・・・発振器、３００，４００・・
・伝送路、１２１．２２１・・・送信データ、１２２゜
２２２ ・・・送信ＣＲＶ、１２３，２２３−・・送信
クロック、１４１，２４１・・・受信データ、 １４
２゜２４２・・・受信ＣＲＶ、１４３．２４３・・・受
信クロック、１７１，２７１・・・入力禁止制御信号、
１７２．２７２・・・ゲート、１７３，２７３・・・ゲ
ート、１７４，２７４−・・受信ＣＲＶ、 １７５．
２７５・・・受信データ。
ＣＭＩ符号則を示す説明図、第３図はパケットフレーム
を示すデータストリーム、第４図はフラグを示すビット
パターン図である。 １００．２００・・・パケット処理モジュール、１１０
．２１０・・・パケット処理部、１２０，２２０・・・
パケット送信部、１３０，２３０・・−ＣＭＩ符号化部
、１４０，２４０・・・ＣＭＩ復号化部、１５０゜２５
０・・・パケット受信部、１６０．２６０・・・異常パ
ターン検出回路、１７０，２７０・・・入力データ制御
部、１８０，２８０・・・発振器、３００，４００・・
・伝送路、１２１．２２１・・・送信データ、１２２゜
２２２ ・・・送信ＣＲＶ、１２３，２２３−・・送信
クロック、１４１，２４１・・・受信データ、 １４
２゜２４２・・・受信ＣＲＶ、１４３．２４３・・・受
信クロック、１７１，２７１・・・入力禁止制御信号、
１７２．２７２・・・ゲート、１７３，２７３・・・ゲ
ート、１７４，２７４−・・受信ＣＲＶ、 １７５．
２７５・・・受信データ。
Claims (1)
- （１）２以上のパケット処理モジュールを伝送路で接続
し、この伝送路を通して相互にＣＲＶ符号付のＣＭＩ符
号により非同期のパケット送受信を行うパケット処理装
置において、前記パケットは１ビットのＣＲＶ符号とｎ
ビットの固定フラグパターンの組合せからなるフラグを
用いて先頭又は末尾を示すパケットフレームを構成し、
前記パケット処理モジュールは、前記ＣＲＶ符号とフラ
グパターン以外のｎビットの任意パターンとの組合せを
検出する異常パターン検出回路と、この異常パターン検
出回路が所定時間の間に所定数以上の異常を検出したと
きに受信したデータ列を一定時間の間無効にする回路と
を備えることを特徴とするパケット処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258459A JPH077980B2 (ja) | 1987-10-15 | 1987-10-15 | パケット処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258459A JPH077980B2 (ja) | 1987-10-15 | 1987-10-15 | パケット処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01101760A true JPH01101760A (ja) | 1989-04-19 |
| JPH077980B2 JPH077980B2 (ja) | 1995-01-30 |
Family
ID=17320516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62258459A Expired - Lifetime JPH077980B2 (ja) | 1987-10-15 | 1987-10-15 | パケット処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077980B2 (ja) |
-
1987
- 1987-10-15 JP JP62258459A patent/JPH077980B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077980B2 (ja) | 1995-01-30 |
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