JPH01102659A - Ｒａｍ書き込み／読み出し調停方式 - Google Patents
Ｒａｍ書き込み／読み出し調停方式Info
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- JPH01102659A JPH01102659A JP25997787A JP25997787A JPH01102659A JP H01102659 A JPH01102659 A JP H01102659A JP 25997787 A JP25997787 A JP 25997787A JP 25997787 A JP25997787 A JP 25997787A JP H01102659 A JPH01102659 A JP H01102659A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マイクロコンピュータがＲＡＭにデータを書き込むこと
によってシステムの動作を制御している時、運用中のシ
ステムに影響を与えることなく該ＲＡＭにデータの書き
込み／読み出しを可能とするＲＡＭ書き込み／読み出し
調停方式に関し、 ＲＡＭ書き込み／読み出し調停方式を実施する回路の規
模縮小を目的とし、 入力する駆動アドレスに対応して該システム制御用デー
タを書き込み、読み出すＲＡＭと、該ＲＡＭから読み出
したデータを第１のクロックにより一時記憶する第１の
データ保持メモリと、該ＲＡＭに書き込むデータ、又は
ＲＡＭから読み出したデータを一時記憶する第２のデー
タ保持メモリと、設定アドレスを一時記憶するアドレス
保持メモリと、該設定アドレスと駆動アドレスとを比較
する比較手段と、該第１のクロック、該第１のクロック
から生成した第２のクロック及び該比較手段の出力が所
定状態になった時に信号を該ＲＡＭ及び第２のデータ保
持メモリに送出する書き込み／読み出し調停手段とを設
け、 該比較手段からアドレス一致による一致出力が送出され
た時、該一致出力送出時の駆動アドレスに対応するデー
タをＲＡＭから読み出して該第１のデータ保持用メモリ
で保持させた後、該書き込み／読み出し調停手段からの
信号を用いて該第２のデータ保持メモリに保持されてい
たデータを該ＲＡＭに書き込み、又は該一致出力送出時
の駆動アドレスに対応するデータを該ＲＡＭから読み出
して該第２のデータ保持メモリに書き込む様に構成する
。
によってシステムの動作を制御している時、運用中のシ
ステムに影響を与えることなく該ＲＡＭにデータの書き
込み／読み出しを可能とするＲＡＭ書き込み／読み出し
調停方式に関し、 ＲＡＭ書き込み／読み出し調停方式を実施する回路の規
模縮小を目的とし、 入力する駆動アドレスに対応して該システム制御用デー
タを書き込み、読み出すＲＡＭと、該ＲＡＭから読み出
したデータを第１のクロックにより一時記憶する第１の
データ保持メモリと、該ＲＡＭに書き込むデータ、又は
ＲＡＭから読み出したデータを一時記憶する第２のデー
タ保持メモリと、設定アドレスを一時記憶するアドレス
保持メモリと、該設定アドレスと駆動アドレスとを比較
する比較手段と、該第１のクロック、該第１のクロック
から生成した第２のクロック及び該比較手段の出力が所
定状態になった時に信号を該ＲＡＭ及び第２のデータ保
持メモリに送出する書き込み／読み出し調停手段とを設
け、 該比較手段からアドレス一致による一致出力が送出され
た時、該一致出力送出時の駆動アドレスに対応するデー
タをＲＡＭから読み出して該第１のデータ保持用メモリ
で保持させた後、該書き込み／読み出し調停手段からの
信号を用いて該第２のデータ保持メモリに保持されてい
たデータを該ＲＡＭに書き込み、又は該一致出力送出時
の駆動アドレスに対応するデータを該ＲＡＭから読み出
して該第２のデータ保持メモリに書き込む様に構成する
。
マイクロコンピュータがＲＡＭにデータを書き込む事に
よってシステムの動作を制御している時、運用中のシス
テムに影響を与えることなく該ＲＡＭにデータの書き込
み／読み出しを可能とするＲＡＭ書き込み／読み出し調
停方式に関するものである。
よってシステムの動作を制御している時、運用中のシス
テムに影響を与えることなく該ＲＡＭにデータの書き込
み／読み出しを可能とするＲＡＭ書き込み／読み出し調
停方式に関するものである。
例えば、ＲＡＭにデータ１．データ２・・・と多数のデ
ータが書き込まれており、システムはタイムスロット１
ではデータ１を用いてシステムの動作を制御し、タイム
スロット２ではデータ２を用いてシステムの動作を制御
すると云う様にシステムがタイムスロットに依って別の
動作をする場合がある。
ータが書き込まれており、システムはタイムスロット１
ではデータ１を用いてシステムの動作を制御し、タイム
スロット２ではデータ２を用いてシステムの動作を制御
すると云う様にシステムがタイムスロットに依って別の
動作をする場合がある。
今、ＲＡＭに書き込まれたデータの内９例えばデータ２
をデータ２′に書き替えてシステムを制御しなければな
らない場合、システムを動作させながらこれを行わなけ
ればならないが、この時、書き込み／読み出し調停動作
を行う回路の簡易化を図る必要がある。
をデータ２′に書き替えてシステムを制御しなければな
らない場合、システムを動作させながらこれを行わなけ
ればならないが、この時、書き込み／読み出し調停動作
を行う回路の簡易化を図る必要がある。
第６図は従来例のブロック図、第７図は第６図の動作説
明図を示す。以下、ＲＡＭ ６のアドレスＡ。
明図を示す。以下、ＲＡＭ ６のアドレスＡ。
に書き込んだデータＤ、をデータ０．ｖに書き替えると
して、第７図を参照して第６図の動作を説明する。
して、第７図を参照して第６図の動作を説明する。
尚、第６図中のＣＬＫ−１はシステムクロック、 ＣＬ
Ｋ−２はシステムクロックに対して３例えば２周期だけ
位相が遅れたクロックである。
Ｋ−２はシステムクロックに対して３例えば２周期だけ
位相が遅れたクロックである。
又、アドレス保持用のフリップフロップ（以下。
ＦＦと省略する）３にはアドレスＡ＠が保持され、デー
タ保持用ＦＦ５には書き替えデータ０口′が書き込まれ
ているとする。更に、ＲＡＭは上記の様に時分割された
各タイムスロットにおいてシステムの動作を制御するデ
ータを蓄えているので、このＲＡＭを？ＩＡＰ−ＲＡＭ
と云う、 先ず、システムカウンタ（図示せず）からのアドレス＾
５がセレクタ４を通ってＭＡＰ−ＲＡＭ ６に加えられ
るので、ここからデータＤｓが読み出され。
タ保持用ＦＦ５には書き替えデータ０口′が書き込まれ
ているとする。更に、ＲＡＭは上記の様に時分割された
各タイムスロットにおいてシステムの動作を制御するデ
ータを蓄えているので、このＲＡＭを？ＩＡＰ−ＲＡＭ
と云う、 先ず、システムカウンタ（図示せず）からのアドレス＾
５がセレクタ４を通ってＭＡＰ−ＲＡＭ ６に加えられ
るので、ここからデータＤｓが読み出され。
ＣＬＫ−２でＦＦ７に書き込まれるので、システムの動
作はＦＦ７のデータＤ５によって制御される。
作はＦＦ７のデータＤ５によって制御される。
即ち、調停時期判定回路ｌは書き込みが終了した時期を
判定して、セレクタ４を駆動して点線の様にアドレス保
持用ＦＰａ側をセレクトするので、このＦＦ３からのア
ドレス＾８と書き込み時間判定回路２からのライトイネ
ーブル（書き込み可）信号とＦＦ５に書き込まれたデー
タＤＩｌｆがＭＡＰ−ＲＡＭ ６に加えられ第７図Ａ８
に示す様にアドレスＡ８のデータＤ、がデータＤ８ｇに
書き替えられる。
判定して、セレクタ４を駆動して点線の様にアドレス保
持用ＦＰａ側をセレクトするので、このＦＦ３からのア
ドレス＾８と書き込み時間判定回路２からのライトイネ
ーブル（書き込み可）信号とＦＦ５に書き込まれたデー
タＤＩｌｆがＭＡＰ−ＲＡＭ ６に加えられ第７図Ａ８
に示す様にアドレスＡ８のデータＤ、がデータＤ８ｇに
書き替えられる。
そして、書き替え終了と調停時期判定回路１が判定する
と、セレクタ４を元に戻してアドレスＡ６をＭＡＰ−Ｒ
ＡＭ ６に加えるので、アドレス＾６からデータＤ６が
読み出され、システムはこのデータによって動作する。
と、セレクタ４を元に戻してアドレスＡ６をＭＡＰ−Ｒ
ＡＭ ６に加えるので、アドレス＾６からデータＤ６が
読み出され、システムはこのデータによって動作する。
ここで、調停時期判定回路ｌ、書き込み時期判定回路２
．セレクタ４が必要となるが、アドレスの切り替えが必
要となるので、アドレスが多い時には回路規模が大きく
なると云う問題点がある。
．セレクタ４が必要となるが、アドレスの切り替えが必
要となるので、アドレスが多い時には回路規模が大きく
なると云う問題点がある。
上記の問題点は第１図に示すＲＡＭ書き込み／読み出し
調停方式により解決される。
調停方式により解決される。
ここで、１２は入力する駆動アドレスに対応して該シス
テム制御用データを書き込み、読み出すＲＡｈで、１１
は該ＲＡＭから読み出したデータを第１のクロックによ
り一時記憶する第１のデータ保持メモリであり、１３は
該ＲＡＭに書き込むデータ、又はＲＡＭから読み出した
データを一時記憶する第２のデータ保持メモリである。
テム制御用データを書き込み、読み出すＲＡｈで、１１
は該ＲＡＭから読み出したデータを第１のクロックによ
り一時記憶する第１のデータ保持メモリであり、１３は
該ＲＡＭに書き込むデータ、又はＲＡＭから読み出した
データを一時記憶する第２のデータ保持メモリである。
又、１０は設定アドレスを一時記憶するアドレス保持メ
モリで、９は該設定アドレスと駆動アドレスとを比較す
る比較手段であり、８は該第１のクロック、該第１のク
ロックから生成した第２のクロック及び該比較手段の出
力が所定状態になった時に信号を該ＲＡＭ及び第２のデ
ータ保持メモリに送出する書き込み／読み出し調停手段
である。
モリで、９は該設定アドレスと駆動アドレスとを比較す
る比較手段であり、８は該第１のクロック、該第１のク
ロックから生成した第２のクロック及び該比較手段の出
力が所定状態になった時に信号を該ＲＡＭ及び第２のデ
ータ保持メモリに送出する書き込み／読み出し調停手段
である。
そして、これらを設けて、該比較手段からアドレス一致
による一致出力が送出された時、該一致出力送出時の駆
動アドレスに対応するデータをＲＡＨから読み出して、
該第１のデータ保持用メモリで保持させた後、該書き込
み／読み出し調停手段からの信号を用いて該第２のデー
タ保持メモリに保持されていたデータを該ＲＡＭに書き
込み９又は該一致出力送出時の駆動アドレスに対応する
データを該ＲＡＭから読み出して該第２のデータ保持メ
モリに書き込む様にした。
による一致出力が送出された時、該一致出力送出時の駆
動アドレスに対応するデータをＲＡＨから読み出して、
該第１のデータ保持用メモリで保持させた後、該書き込
み／読み出し調停手段からの信号を用いて該第２のデー
タ保持メモリに保持されていたデータを該ＲＡＭに書き
込み９又は該一致出力送出時の駆動アドレスに対応する
データを該ＲＡＭから読み出して該第２のデータ保持メ
モリに書き込む様にした。
本発明はＲＡＭに書き込まれたデータを読み出してシス
テムを制御している際、運用中のシステムの動作に影響
を与えることなく ＲＡＭにデータを書き込むには、ア
ドレス保持メモリｌＯに書き込みアドレスを（以下、設
一定アドレスと云う）、第２のデータ保持メモリ１３に
は書き込みデータをあらかじめ書き込んでそれぞれ保持
しておく。
テムを制御している際、運用中のシステムの動作に影響
を与えることなく ＲＡＭにデータを書き込むには、ア
ドレス保持メモリｌＯに書き込みアドレスを（以下、設
一定アドレスと云う）、第２のデータ保持メモリ１３に
は書き込みデータをあらかじめ書き込んでそれぞれ保持
しておく。
そして、比較手段９で駆動アドレスと設定アドレスとを
比較し、一致した時に一致出力を書き込み／読み出し調
停手段８に送出する様にすると共に、ＲＡＭ １２から
データを読み出し、第１のクロックを用いて第１のデー
タ保持メモリにこのデータを一時保持させ、これを用い
てシステムの動作を制御する。
比較し、一致した時に一致出力を書き込み／読み出し調
停手段８に送出する様にすると共に、ＲＡＭ １２から
データを読み出し、第１のクロックを用いて第１のデー
タ保持メモリにこのデータを一時保持させ、これを用い
てシステムの動作を制御する。
一方、書き込み／読み出し調停手段８から第１のクロッ
ク、第１のクロックから生成した第２のクロック及び一
致出力が所定の状態になった時、ＲＡＭ １２と第２の
データ保持メモリ１３にイネーブル信号を送出するので
、第２のデータ保持メモリ１３に一時保持していたデー
タがＲＡＭに書き込まれ。
ク、第１のクロックから生成した第２のクロック及び一
致出力が所定の状態になった時、ＲＡＭ １２と第２の
データ保持メモリ１３にイネーブル信号を送出するので
、第２のデータ保持メモリ１３に一時保持していたデー
タがＲＡＭに書き込まれ。
次期の駆動アドレスの時に書き込まれたデータでシステ
ムが制御される。
ムが制御される。
又、ＲＡＭからデータを読み出す際には書き込み／読み
出し調停手段８からの一致出力によりイネーブル信号が
第２のデータ保持メモリ１３に加えられるので、ＲＡＭ
１２のデータが第２のデータ保持メモリ１３に書き込
まれる。
出し調停手段８からの一致出力によりイネーブル信号が
第２のデータ保持メモリ１３に加えられるので、ＲＡＭ
１２のデータが第２のデータ保持メモリ１３に書き込
まれる。
これらの場合、従来例のアドレスを切り替える為のセレ
クタの代わりに比較器を用いているので。
クタの代わりに比較器を用いているので。
アドレスが多くなっても回路規模は小さくなる。
又、ＲＡＭを複数使用する場合、比較器、第２のデータ
保持メモリ等を共通化することにより回路規模の縮小を
図っている。
保持メモリ等を共通化することにより回路規模の縮小を
図っている。
第２図は本発明を実施するためのブロック図、第３図は
第２図の動作説明図で、第３図（ａ）は書き込み動作の
動作説明図、第３図（ｂ）は読み出し動作の動作説明図
を示す。又、第３図中の左側の符号は第２図中の同じ符
号の部分の波形を示す。
第２図の動作説明図で、第３図（ａ）は書き込み動作の
動作説明図、第３図（ｂ）は読み出し動作の動作説明図
を示す。又、第３図中の左側の符号は第２図中の同じ符
号の部分の波形を示す。
ここで、ＮＡＮＤゲート８１．８２は書き込み／読み出
し調停手段８の構成部分、 ＦＦ ９１．９３．比較器
９２゜９４、インバータ９５〜９７は比較手段９の構成
部分、ＲＡＭアドレス保持用ＦＦｌ０Ｉはアドレス保持
メモリ１０の構成部分、データ保持用ＦＦ１３１．１３
２は第２のデータ保持メモリ１３の構成部分を示す。尚
、全図を通じて同一符号は同一対象物を示す。
し調停手段８の構成部分、 ＦＦ ９１．９３．比較器
９２゜９４、インバータ９５〜９７は比較手段９の構成
部分、ＲＡＭアドレス保持用ＦＦｌ０Ｉはアドレス保持
メモリ１０の構成部分、データ保持用ＦＦ１３１．１３
２は第２のデータ保持メモリ１３の構成部分を示す。尚
、全図を通じて同一符号は同一対象物を示す。
以下、アドレスＡ３でデータの書き込み／読み出しを行
う場合について第３図を参照して第２図の動作を説明す
る。ここで、第３図の■〜■に示す様にＣＬＫ−２はＣ
ＬＫ−１より％ ＣＬＫ遅れ、ＭＡＰ−ＲＡＭ駆動アド
レスはＣＬＫ−２の立下りに同期しているとする。尚、
文中の＊ＱはＱに対する反転したレベルを示すものとす
る。
う場合について第３図を参照して第２図の動作を説明す
る。ここで、第３図の■〜■に示す様にＣＬＫ−２はＣ
ＬＫ−１より％ ＣＬＫ遅れ、ＭＡＰ−ＲＡＭ駆動アド
レスはＣＬＫ−２の立下りに同期しているとする。尚、
文中の＊ＱはＱに対する反転したレベルを示すものとす
る。
（１） 書き込み動作の場合（第３図（ａ）参照）。
先ず、ＣＰＵよりデータ保持用ＦＦ １３２に書き替え
るべきデータＤ３“を書き込み、アドレス保持用ＰＦ１
０１にアドレスＡ、をセットしてラッチする。
るべきデータＤ３“を書き込み、アドレス保持用ＰＦ１
０１にアドレスＡ、をセットしてラッチする。
次に、ＦＦ １４のプリセット＊ＰＲ端子に負論理のパ
ルスを与えると、第３図（ａ）−■に示す様にＦＦ−１
４のＱ端子がＨになり、このＨがＦＦ ９１のＤ端子に
加えられるが、インバータ９７によりＣＬＫ−２の立下
り点Ｃで第３図（ａ）−■に示す様にＦＦ ９１の本Ｑ
端子がＬになり、これが比較器９２の＊Ｇ端子に加えら
れて比較器が比較動作を開始する。
ルスを与えると、第３図（ａ）−■に示す様にＦＦ−１
４のＱ端子がＨになり、このＨがＦＦ ９１のＤ端子に
加えられるが、インバータ９７によりＣＬＫ−２の立下
り点Ｃで第３図（ａ）−■に示す様にＦＦ ９１の本Ｑ
端子がＬになり、これが比較器９２の＊Ｇ端子に加えら
れて比較器が比較動作を開始する。
即ち、第３図（ａ）−■のＭＡＰ−ＲＡ？ｌ駆動アドレ
スはＡ３以外の時（例えば＋ ＡＩ＋ Ａｘ ・・）
比較器９２の出力はＨになっており、ＭＡＰ−ＲＡＭ
１２１は第３図（ａ）−■に示す様にアドレスＡ＋、Ａ
ｘに対応するデータＤＩ、 ０２を出力し、このデータ
はＣＬＫ−１で第３図（ａ）［相］に示す様にＦＦＩＩ
Ｉに書き込まれ、システムの制御に使用される。
スはＡ３以外の時（例えば＋ ＡＩ＋ Ａｘ ・・）
比較器９２の出力はＨになっており、ＭＡＰ−ＲＡＭ
１２１は第３図（ａ）−■に示す様にアドレスＡ＋、Ａ
ｘに対応するデータＤＩ、 ０２を出力し、このデータ
はＣＬＫ−１で第３図（ａ）［相］に示す様にＦＦＩＩ
Ｉに書き込まれ、システムの制御に使用される。
尚、各データ中の交叉する斜線部分はデータが不定の部
分で、これはＲＡＭ２のアクセスタイムに依存し、約１
００〜１５０ｎｓ程度の時間である（第３図（ａｌ−■
参照）。
分で、これはＲＡＭ２のアクセスタイムに依存し、約１
００〜１５０ｎｓ程度の時間である（第３図（ａｌ−■
参照）。
そして、駆動アドレスがＡ３になると比較器９２の出力
は第３図（ａｌ−■の右側に示す様にＬになり、２つの
アドレスが一致したことを示す。この時、第３図（ａｌ
−■の右側り、に示す様にアドレスＡ、に対応するデー
タＤ：ｌが読み出されてＦＦ １１１に書き込まれ、シ
ステムを制御する為に使用される。
は第３図（ａｌ−■の右側に示す様にＬになり、２つの
アドレスが一致したことを示す。この時、第３図（ａｌ
−■の右側り、に示す様にアドレスＡ、に対応するデー
タＤ：ｌが読み出されてＦＦ １１１に書き込まれ、シ
ステムを制御する為に使用される。
その後、ＣＬＫ−１，ＣＩＪ−２がＨ１比較器の出力が
Ｌになった時にＮＡＮＤゲート８１から第３図（ａｌ−
■に示す様ニＬ カＭＡＰ−ＲＡＭ １２１０）＊ Ｈ
Ｅ端子とＦＦ １３２（７）アウトプットイネーブル（
宰０１Ｅ）端子に加えられる。
Ｌになった時にＮＡＮＤゲート８１から第３図（ａｌ−
■に示す様ニＬ カＭＡＰ−ＲＡＭ １２１０）＊ Ｈ
Ｅ端子とＦＦ １３２（７）アウトプットイネーブル（
宰０１Ｅ）端子に加えられる。
そこで、ＭＡＰ−ＲＡＭは書き込み可能、ＦＦ １３２
は出力可能な状態になるので、第３図（ａ）−■に示す
ＦＦ内のデータＤコ°がＭＡＰ−ＲＡＭ １２１のアド
レスＡ、に書き込まれる（第３図（ａ）−■の０３′参
照）。
は出力可能な状態になるので、第３図（ａ）−■に示す
ＦＦ内のデータＤコ°がＭＡＰ−ＲＡＭ １２１のアド
レスＡ、に書き込まれる（第３図（ａ）−■の０３′参
照）。
そして、次のアドレスＡ８の時にデータＤ３′が読み出
されてシステムの制御に用いられる。
されてシステムの制御に用いられる。
尚、ＣＰｕは前記の様にＦＦ １４にプリセットを加え
てＱ端子がＨになったことで書き込み調停動作が開始し
たことを知り、ＮＡＮＤゲート８１からＭＡＰ−ＲＡＭ
１２１に対して出力されたライトイネーブル（＊−Ｅ
）信号でＦＦ １４のＱ端子がＬになり、このことによ
りＣＰ［Ｉは書き込みが完了したことを知る。
てＱ端子がＨになったことで書き込み調停動作が開始し
たことを知り、ＮＡＮＤゲート８１からＭＡＰ−ＲＡＭ
１２１に対して出力されたライトイネーブル（＊−Ｅ
）信号でＦＦ １４のＱ端子がＬになり、このことによ
りＣＰ［Ｉは書き込みが完了したことを知る。
この状態になるとＣＰＵは次期書き込み操作をことが可
能である。
能である。
（２） 読み出し動作の場合（第３図中）参照）。
（１）項の処理と同様にＣＰｕはＦＦ １６のプリセッ
ト宰ＰＲ端子に負論理のパルスを与えると第３図（ｂ）
−〇に示す様にＦＦ １６のＱ端子がＨになり、このＨ
がＦＦ ９３のＤ端子に加えられ、上記と同様にＣＬＫ
−２の立下りでＦＦ ９３の宰Ｑ端子がＨからしになり
。
ト宰ＰＲ端子に負論理のパルスを与えると第３図（ｂ）
−〇に示す様にＦＦ １６のＱ端子がＨになり、このＨ
がＦＦ ９３のＤ端子に加えられ、上記と同様にＣＬＫ
−２の立下りでＦＦ ９３の宰Ｑ端子がＨからしになり
。
比較器９４が動作を遡始し、アドレス保持用ＦＦ １０
１からのアドレスＡ３とＭＡＰ−ＲＡＭ駆動アドレスが
一致すると第３図−［相］に示す様に比較器９４からは
Ｌが出力されるが、インバータ９６で反転されてＮＡＮ
Ｄゲート８２に加えられる。
１からのアドレスＡ３とＭＡＰ−ＲＡＭ駆動アドレスが
一致すると第３図−［相］に示す様に比較器９４からは
Ｌが出力されるが、インバータ９６で反転されてＮＡＮ
Ｄゲート８２に加えられる。
ここには第３図（ｂ）−■、■に示すクロックも加えら
れており、３つの入力がＨの時に第３図（ｂ）−■に示
す様に、 ＦＦ １３１に対するライトイネーブルパル
スがＦＦ １３１に加えられるので、 ＭＡＰ−ＲＡＭ
からのデータＤ、が書き込まれる。尚、ＭＡＰ−ＲＡＭ
からはＭＡＰ−ＲＡＭ駆動アドレスに対応して第３図（
ｂ）−［相］に示す様にデータが読み出されＦＦ １１
１に加えられる。
れており、３つの入力がＨの時に第３図（ｂ）−■に示
す様に、 ＦＦ １３１に対するライトイネーブルパル
スがＦＦ １３１に加えられるので、 ＭＡＰ−ＲＡＭ
からのデータＤ、が書き込まれる。尚、ＭＡＰ−ＲＡＭ
からはＭＡＰ−ＲＡＭ駆動アドレスに対応して第３図（
ｂ）−［相］に示す様にデータが読み出されＦＦ １１
１に加えられる。
又、３状態ゲ一ト回路１５とＦＦ １６は前記と同様に
ｃｐｕが読み出し調停動作の開始、終了を知るためのも
のである。
ｃｐｕが読み出し調停動作の開始、終了を知るためのも
のである。
次に、第４図は別の実施例のブロック図、第５図は更に
別の実施例のブロック図を示す。
別の実施例のブロック図を示す。
第４図は第２図に示す様にＭＡＰ−ＲＡＭを１個でなく
複数個１２１．１２２．１２３ ・・と設けると、こ
れに対応してＭＡＰ−ＲＡＭから読み出したデータを蓄
えるＦＦ １１１．１１２．１１３・・・とＭＡＰ−Ｒ
ＡＭのデータを書き替える為のデータ、又は読み出した
データを蓄えるＦＦ １３１．１３２ ・・が必要と
なる。
複数個１２１．１２２．１２３ ・・と設けると、こ
れに対応してＭＡＰ−ＲＡＭから読み出したデータを蓄
えるＦＦ １１１．１１２．１１３・・・とＭＡＰ−Ｒ
ＡＭのデータを書き替える為のデータ、又は読み出した
データを蓄えるＦＦ １３１．１３２ ・・が必要と
なる。
ここで、比較器９２又は９４で前記の様にＲＡＭアドレ
ス保持用ＦＦ １０１に設定されたアドレスとｉ＾Ｐ−
ＲＡＭ駆動アドレスとの一致をみているが、ＲＡＭ識別
アドレス保持用ＦＦ １０２．デコーダ１０３．１０４
゜ＡＮＤゲーグー０５．１０６を設けてアドレスが一致
した時、 ＲＡＭ識別アドレス保持用ＦＦ １０２の出
力を解読して、どのＭＡＰ−ＲＡＭが選択されたかを出
力している。
ス保持用ＦＦ １０１に設定されたアドレスとｉ＾Ｐ−
ＲＡＭ駆動アドレスとの一致をみているが、ＲＡＭ識別
アドレス保持用ＦＦ １０２．デコーダ１０３．１０４
゜ＡＮＤゲーグー０５．１０６を設けてアドレスが一致
した時、 ＲＡＭ識別アドレス保持用ＦＦ １０２の出
力を解読して、どのＭＡＰ−ＲＡＭが選択されたかを出
力している。
尚、ＭＡＰ−ＲＡＭを複数個使用する場合、第２図に示
すブロック図を複数個設ける必要がないので回路規模が
小さくなる。
すブロック図を複数個設ける必要がないので回路規模が
小さくなる。
第５図は第４図のブロックに対してＭＡＰ−ＲＡＭ駆動
用アドレスと書き替え、又は、読み出し用アドレスの一
致を検出する比較器９５を共通化する為、ＮＯＲゲート
９６を使用してこれを実現した。
用アドレスと書き替え、又は、読み出し用アドレスの一
致を検出する比較器９５を共通化する為、ＮＯＲゲート
９６を使用してこれを実現した。
又、第４図に示す様にＭＡＰ−ＲＡＭに対応して書き替
え用データ、又は読み出し用データを保持するデータ保
持用ＦＦ１３１〜１３６を設けていたが、各ＭＡＰ−Ｒ
ＡＭに対応して双方向トランシーバ１３７．１３８゜１
３９、１３９ ’を設ける。そして、このトランシーバ
は常時はＡ−８の方向にデータが流れる様になっている
が、ライトイネーブル（宰畦）信号が加えられた時だけ
Ｂ−Ａの方向にデータが流れる様にする。
え用データ、又は読み出し用データを保持するデータ保
持用ＦＦ１３１〜１３６を設けていたが、各ＭＡＰ−Ｒ
ＡＭに対応して双方向トランシーバ１３７．１３８゜１
３９、１３９ ’を設ける。そして、このトランシーバ
は常時はＡ−８の方向にデータが流れる様になっている
が、ライトイネーブル（宰畦）信号が加えられた時だけ
Ｂ−Ａの方向にデータが流れる様にする。
これにより、書き替えデータ保持用ＦＦ １３２と読み
出しデータ保持用ＦＦ １３１の２個ＯＦＦがあればよ
いので１回路規模が小さくなる。
出しデータ保持用ＦＦ １３１の２個ＯＦＦがあればよ
いので１回路規模が小さくなる。
即ち、小規模の回路を用いてＭＡＰ−ＲＡＭの書き込み
／読み出し調停を行うことができる。
／読み出し調停を行うことができる。
以上詳細に説明した様に本発明によれば小さな規模の回
路を用いてＲＡＭの書き込み／読み出し調停を行うこと
ができると云う効果がある。
路を用いてＲＡＭの書き込み／読み出し調停を行うこと
ができると云う効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明を実施するためのブロック図、第３図は
第２図の動作説明図、 第４図は第２図の別の実施例のブロック図、第５図は第
２図の更に別の実施例のブロック図、第６図は従来例の
ブロック図、 第７図は第６図の動作説明図を示す。 木お明８寅施ＩろＴこののブロツ刀図
第２図の動作説明図、 第４図は第２図の別の実施例のブロック図、第５図は第
２図の更に別の実施例のブロック図、第６図は従来例の
ブロック図、 第７図は第６図の動作説明図を示す。 木お明８寅施ＩろＴこののブロツ刀図
Claims (1)
- 【特許請求の範囲】 １、コンピュータでシステムの動作を制御する際、 入力する駆動アドレスに対応して該システム制御用デー
タを書き込み、読み出すＲＡＭ（１２）と、該ＲＡＭか
ら読み出したデータを第１のクロックにより一時記憶す
る第１のデータ保持メモリ（１１）と、該ＲＡＭに書き
込むデータ、又はＲＡＭから読み出したデータを一時記
憶する第２のデータ保持メモリ（１３）と、 設定アドレスを一時記憶するアドレス保持メモリ（１０
）と、該設定アドレスと駆動アドレスとを比較する比較
手段（９）と、該第１のクロック、該第１のクロックか
ら生成した第２のクロック及び該比較手段の出力が所定
状態になった時に信号を該ＲＡＭ及び第２のデータ保持
メモリに送出する書き込み／読み出し調停手段（８）と
を設け、 該比較手段からアドレス一致による一致出力が送出され
た時、該一致出力送出時の駆動アドレスに対応するデー
タをＲＡＭから読み出して、該第１のデータ保持用メモ
リ（１１）で保持させた後、該書き込み／読み出し調停
手段（８）からの信号を用いて該第２のデータ保持メモ
リに保持されていたデータを該ＲＡＭに書き込み、又は
該一致出力送出時の駆動アドレスに対応するデータを該
ＲＡＭから読み出して該第２のデータ保持メモリに書き
込む様にしたことを特徴とするＲＡＭ書き込み／読み出
し調停方式。 ２、該アドレス保持メモリを該アドレス保持メモリにＲ
ＡＭ識別用アドレス保持メモリとデコーダとを付加する
構成にしたことを特徴とする特許請求の範囲第１項記載
のＲＡＭ書き込み／読み出し調停方式。 ３、該第２のデータ保持メモリを該第２のデータ保持メ
モリに該ＲＡＭと同数の双方向トランシーバを付加する
構成にしたことを特徴とする特許請求の範囲第１項記載
のＲＡＭ書き込み／読み出し調停方式。 ４、該比較手段を共通の比較器に論理和回路を付加する
構成にしたことを特徴とする特許請求の範囲第１項記載
のＲＡＭ書き込み／読み出し調停方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25997787A JPH01102659A (ja) | 1987-10-15 | 1987-10-15 | Ｒａｍ書き込み／読み出し調停方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25997787A JPH01102659A (ja) | 1987-10-15 | 1987-10-15 | Ｒａｍ書き込み／読み出し調停方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01102659A true JPH01102659A (ja) | 1989-04-20 |
Family
ID=17341561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25997787A Pending JPH01102659A (ja) | 1987-10-15 | 1987-10-15 | Ｒａｍ書き込み／読み出し調停方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01102659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02299333A (ja) * | 1989-05-12 | 1990-12-11 | Nec Corp | 多重化伝送装置のメモリアクセス方式 |
-
1987
- 1987-10-15 JP JP25997787A patent/JPH01102659A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02299333A (ja) * | 1989-05-12 | 1990-12-11 | Nec Corp | 多重化伝送装置のメモリアクセス方式 |
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