JPH011034A - コンピュ−タ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、論理型言語を処理する機能を備えたコンピュ
ータ装置に係わり、特にデータにその属性を示すタグを
付加し、このタグの評価結果に応じてデータの処理を行
なうコンピュータ装置に関する。

（従来の技術） 例えばＬＩＳＰ、　Ｐｒｏｌｏｇのような論理型言語で
は、同一のデータであってもそのデータの属性、例えば
データが関数、引数、リスト、ストラフチャー等のいず
れであるかによってその取扱いか異なってくる。このた
め、データにそのデータの属性を示すタグ（Ｔａｇ）を
付加し、このタグの評価結果によってデータの処理内容
を異ならせることにより論理型６語を効率良く高速に実
行させることか行われている。

タグ付きデータを使用する場合、そのデータ長は、従来
の１フｏｒＬｒ旧１．　Ｃｏｂｏｌ　等の手続型３語と
の整合性を栓慮すると、２１１ハ・ｒ　＋−であること
か望ましい。したがって、例えばデータ長を３２ビツト
（４バイ！・）とすると、タグとデータとを合せた１ワ
ードの長さを３２　＋　ｎビット（ｎはタグの長さ）と
することか考えられる。しかし、このようにワード長が
２１１バイトとならない場合には、従来のアーキテクチ
ャ−との整合性が図れなくなる。

そこで、従来、タグ付きデータについては、データのビ
ット長をタグの長さたけ項＜シ、タグとデータとを合せ
た１ワードの長さが丁度２１バイトになるように設定す
ることが行われていた。

しかしなから、この方法では、データ長が短くなってし
まう分だけデータ部で表現できるアドレス空間が狭くな
ってしまうという問題があった。

そこで、例えば特開昭６１−４２０３５号に示すように
、２°バイＩ・のワード長がらなるタグ付きデータを、
メモリのアドレス空間にバイト７１位て割り付け、この
タグ付きデータについてはワード（１１位のメモリアク
セスを行なう装置において、タグ付きデータの上位ｎビ
ットにタグを付加し、このタグ付きデータで上記メモリ
のアドレスを指定する際には、上記タグ付きデータをｎ
ビットだけ上位側にシフトすることによって、ワード単
位のアクセスをＩＩ工能とし、メモリアクセス空間を拡
大するようにした装置も提案されている。

しかしながら、この装置では、タグ付きデータからデー
タリード、ライトのためのアドレスを求める際に、常に
数ビットのシフト動作が必要になるため、高速処理が困
難になるという問題があった。

（発明が解決しようとする問題点） このように、従来、タグ付きデータによるワード単位の
アクセスを行なうコンピュータ装置にあっては、データ
リード、ライトの度にデータのシフト動作を必要とする
ため、高速処理を行なうことができないという問題があ
った。

本発明は、かかる問題点に鑑みなされたもので、タグ付
きデータによるワード単位のアクセスを行なうコンピュ
ータ装置にあって、シフト動作を必要とせず、よって高
速処理が可能なコンピュータ装置を提供することを目的
とする。

［発明の構成］ （問題点を解決するための手段） 本発明は、２°バイトのワード長を持つタグ付きデータ
のタグトチしくはその一部をデータの上位側ではなく下
位側のｎビット分に付加するようにしている。そして、
本発明は、このようなタグ付きデータをバイト単位のア
ドレスを対応付けて記憶する記憶手段と、この記憶手段
に対するアクセスがタグ付きデータに対するものである
かどうかを判定し、タグ付きデータに対するものである
ならば、ワード単位のアクセスを行ない、かつタグマス
ク１；号を出力する制御手段と、前記記憶手段のアドレ
スを指定するタグ付きデータの下位ｎビットを前記制御
信号から出力される上記タグマスク信号に基づいてマス
クするタグマスク手段とを具備している。

（作用） 本発明によれば、タグ付きデータで記憶手段のメモリを
指定し、記憶手段に対するタグ付きデータのアクセスを
行なう場合、制御手段から出力されるタグマスク信号に
基づいてタグ付きデータの下位ｎビットを弔にマスクす
るだけで、ワード１１１位のメモリアドレスの指定を行
なうことができる。したがって本発明によれば、メモリ
リート／ライトのたびに従来のようなシフト動作を１ｔ
うことがないので、高速動作が可能であり、しかちアク
セスできるメモリ空間を狭めることがない。

（実施例） 以下、本発明の一実施例について説明する。

第１図は本発明の一実施例に係る論理型言語処理機能を
持つコンピュータ装置である。

この装置は、主メモリ１、インストラクションメモリ２
、プログラムカウンタ３、メモリリードレジスタ４、メ
モリアドレスレジスタ５、メモリライトレジスタ６、マ
イクロプログラムコントローラ７、タグマスク回路８、
算術論理演算器（ＡＬＵ）９及びレジスタファイル１０
を主な構成要素とするものである。

この実施例では、タグ（−１きデータのワード長が３２
ビツト、即ち２２ハ・ｒトからなり、タグの長さが２ビ
ツトであるとしている。このタグは、１ワードの下位２
ビツトに割り当てられている。

主メモリ１には、バイト弔位でアドレスが付加されてお
り、タグ付きデータについては、“・・・・・・ＯＯ“
のアドレスから始まる４バイト分の記憶領域に１ワ一ド
分か格納されている。

インストラクションメモリ２は、主メモリ１から読み出
された命令コードを格納する。このインストラクション
メモリ２に格納された命令コードは、マイクロプログラ
ムコントローラ７によって解読される。

プログラムカウンタ３は、上記命令コードを主メモリ１
からインストラクションメモリ２に読出すためのアドレ
スをセットするカウンタである。

メモリアドレスレジスタ５は、主メモリ１に対するデー
タアクセスのためのアドレスをセットするレジスタであ
る。メモリリードのときには読み出したデータかメモリ
リートレジスタ４にセットされる。メモリライトの場合
には、書込みデータをメモリライトレジスタ６にセット
してから主メモリ１への書込みが行イ〕れる。

マイクロプログラムコントローラ７は、制御手段となる
もので、命令コードを解釈してこのコンピュータ装置全
体のコントロールを行なうための種々の信号を発生する
。また、ＡＬＵ９は、マイクロプログラムコントローラ
７の制御のもとに種々の演ｔ）を行なう。レジスタファ
イル１０は上記演３９結果や主メモリ１からのデータな
どを一時的に格納する。

ここで、命令フォーマットは、例えば第２図に示すよう
に、大きくう）けて命令動作を現定するオペコード部と
、その動作の対象となるレジスタ指定フィールドと、そ
の他のフィールドとから１１■成されている。

前記マイクロプログラムコントローラ７は、オペコード
の種類により、レジスタ指定フィールドで指定されたレ
ジスタファイル１０のレジスタの内容をタグ付きデータ
として扱うかどうかを判定する。

タグマスク回路８は、上記マイクロプログラムコントロ
ーラ７がレジスタの内容をタグ付きデータとして扱うと
判定した際にマイクロプログラムコントローラ７から出
力されるタグマスク信号ＴＭに基づいて、メモリアドレ
スレジスタ５に与えるアドレスの下位２ビツトをマスク
する回路である。

次に、マイクロプログラムコントローラ７がレジスタの
内容をタグ付きデータとして扱うときの処理を説明する
。

指定されたレジスタファイル１０の３２ビツトのデータ
は、レジスタファイル１０からバス器上に出力される。

そのデータのタグ部、即ちド位２ビットのデータ線Ｂｉ
ｎ　、　Ｂｉｔは、第１図に拡大して示すように、マイ
クロプログラムコントローラ７に取込まれる。ここでタ
グマスク回路８は、タグ付きデータが主メモリ１のアド
レスを指定していた場合に（タグの値によって判定され
る）マイクロプログラムコントローラ７から発生される
シグマスフ１５号′１゛旧こ是づきタグ付きデータのド
位２ビットをマスクし、下位２ビツトが００となった３
２ビツトのアドレスデータとしてメモリアドレスレジス
タ５に出力する。これによって、主メモリ１に格納され
たタグ付きデータの第１バイトのアドレスが指定され、
連続する４バイトか、よみ出されることによりワード１
１を位のアクセスか行われる。

一方１マイクロプログラムコントローラ７かレジスタの
内容をタグ付きデータとして扱わない場合には、タグマ
スク回路８によるマスク動ｆ′１は行われず、主メモリ
１に大、Ｉ　してはハイド１１ｔ１立、２バイト単位等
のオペコードの示す単位でのアクセスが行われる。

第３図はマイクロプログラムコントローラ７の詳細を示
すブロック図である。

マイクロプログラムコントローラ７は、マイクロ命令の
アドレスを選択するアドレスセレクタ７１と、マイクロ
プログラムをＪ己憶しておく７１′クロプログラムメモ
リ７２と、マイクロプロクラムメモリ７２からのデータ
を一時的に蓄え、各種の制御用信号を発生させるパイプ
ラインレジスタ７３と、タグ判定によるマイクロプログ
ラムの多分岐を行なうためのアドレスを発生させるマル
チウェーｒジャンプコントローラ７４と、現在実行中の
マイクロプログラムのアドレスを保持するマイクロプロ
グラムカウンタ７５と、次に読出すべきマイクロ命令の
アドレスを作成するインクリメンタ７６とで構成されて
いる。

次にマイクロプログラムコントローラ７の動作を説明す
る。

前述のようにオペコード部か信号線７７を通じてインス
トラクションメモリ２からアドレスセレクタ７１に格納
される。同時にマルチウェイジャンプコントローラ７４
、インクリメンタ７６からの出力情報もアドレスセレク
タ７１にり、えられており、これらの情報によりアドレ
スセレクタ７１は、マイクロプログラムメモリ７２のア
ドレスを指定する。

このアドレス指定によりマイクロプログラムメモリ７２
の指定アドレスからマイクロプログラム命令が読出され
、パイプラインレジスタ７３に格納される。読み出され
たデータの一部のフィールドかタグマスク信号′１゛Ｍ
としてタグマスク回路８の制御用に割当てられている。

その結果、タグマスク１ｉ号ＴＭの制御によりタグマス
ク回路８が動作をしてマスクをかけたり、マスクを解除
したりする。

一つの命令は、通常、１Ｍ数のマイクロ命令によって実
現されているので、次のマイクロ命令を実行するため、
インクリメンタ７６により次のマイクロ命令のアドレス
を指定し、これによってアドレスセレクタ７１を起動し
、次のマイクロプログラム命令を実行する。

また、前述したように、論理型言語では、データの評価
により、処理か動的に変化する。このことを実行するた
めに、読み出したワードのタグ部とパイプラインレジス
タ７３に格納されたマイクロ命令のデータとをマルチウ
ェイジャンプコントローラ７４に供給し、そのタグに対
応する処理を行なうマイクロ命令のアドレスを合成し、
そのデータタイプに合った処理を実現している。

第４図にタグマスク回路８の一例を示す。

レジスタファイル１０に格納されたデータは、マイクロ
プログラムコントローラ７の結果により、もしタグ付き
データとして扱うならば、タグマスク信号１’ＭがＬレ
ベルになっている。従って、第４図に示すようにタグマ
スク信号ＴＭにより、アドレスを指定するデータの下位
２ビット分、つまりビットＯとビット１とかＡＮＤゲー
ト８１．８２によりマスクされ、それぞれＬ　（０）レ
ベルが信号線に出力されている。

逆にもし、タグ付きデータとして扱わないならば、マイ
クロプログラムコントローラ７からのタグマスク信号Ｔ
ＭがＨ（１）になっているので、ビットＯ、ビット１の
信号はそのままＡＮＤゲート８１．８２を通り抜け、そ
のままバス１３２に出力される。

以上のように、この装置では、１ワードが２２−４バイ
トで構成されており、主メモリ１のメモリ空間はバイト
単位でアドレス管理され、かつ主メモリ１へのアクセス
はワード単位で構成している装置において、１ワードの
下位から２ビツトまでをタグとして利用しているので、
下位２ビツトをマスクするだけの操作で、ワード単位の
アクセスをｎＪ能にし、主メモリ１のメモリ空間を１ワ
ードで表現できる大きさ分たけ確保している。

なお、タグがｎビットでは足りない場合には、第５図に
示すように、残りのビットをワードの上位から割り付け
るようにしても良い。このようにすると、アドレス空間
はン７干狭くなるが、マスクのパターンを上位と下位の
部分に分けると、タグ部を下位ビット側に設けた分だけ
のメモリ空間は確保できるので、本発明の効果は？１．
）られる。

［発明の効果コ 以上述べたように、本発明によれば、従来のコンピュー
タ装置と基本処理単位であるワード長を同一にしなから
１ワード内にデータ部とそのデータのタイプの属性を示
すタグ部を混在させた場合においで、そのデータ部が示
すメモリ空間を損うことなく、かつ高速にアクセス可能
とすることができるので、実用的なアーキテクチャ−を
維持しつつしかも高速に実行できるという効果を奏する
。

【図面の簡単な説明】

第１図は本発明の一実施例に係るコンピュータ装置の構
成を示すブロック図、第２図は同装置における命令フォ
ーマットを示す図、第３図は同装置におけるマイクロプ
ログラムコントローラの更に詳細な構成を示すブロック
図、第４図は同装置におけるマスク回路の更に詳細な構
成を示すブロック図、第５図は本発明の他の実施例のタ
グ付きデータの（１が成を示す図である。 １・・主メモリ、２・・・インストラクションメモリ、
３・・・プログラムカウンタ、４・・・メモリリードレ
ジスタ、５・・・メモリアドレスレジスタ、６・・・メ
モリライトレジスタ、７・・・マイクロプログラムコン
トローラ、８・・・タグマスク回路、９・・・算術論理
演算Ｋｊ　（ＡＬＵ）　、１０・・・レジスタファイル
。 出願人代理人　弁理士　鈴江武彦 第１図 Ｍ 第３図 ｉ！４図 第２図

Claims (3)

【特許請求の範囲】
1. （１）ワード長が２＾ｎバイトでデータの属性を示すタ
   グ若しくはその一部が下位ｎビットに付加されたタグ付
   きデータを記憶する記憶手段と、この記憶手段に対する
   アクセスがタグ付きデータに対するものであるかどうか
   を判定し、タグ付きデータに対するものであるならば、
   ワード単位のアクセスを行なうとともに、タグマスク信
   号を出力する制御手段と、前記記憶手段のアドレスを指
   定するタグ付きデータの下位ｎビットを前記制御信号か
   ら出力される上記タグマスク信号に基づいてマスクする
   タグマスク手段とを具備してなるコンピュータ装置。
2. （２）前記タグは、ｎビットからなるものである特許請
   求の範囲第１項記載のコンピュータ装置。
3. （３）前記タグは、ｎビットを超えるビット数で構成さ
   れ、ｎビット分がデータの下位に付加され、残りのビッ
   トがデータの上位に付加される特許請求の範囲第１項記
   載のコンピュータ装置。