JPS6142035A - 論理型情報処理装置 - Google Patents
論理型情報処理装置Info
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- JPS6142035A JPS6142035A JP16367884A JP16367884A JPS6142035A JP S6142035 A JPS6142035 A JP S6142035A JP 16367884 A JP16367884 A JP 16367884A JP 16367884 A JP16367884 A JP 16367884A JP S6142035 A JPS6142035 A JP S6142035A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の刑用分野〕
本ＩＩ明は Ｐｒｏｌｏｇ のよ５な述語論ｌ１１１
言語の実行に適した情報処３１１ＩＩ置に係りｌに、デ
ータの属性を識別するためのタグ（Ｔａｇ ） 部と
肢データ部とを１ワード（Ｗｏｒｄ ）内に入れた場合
の。
言語の実行に適した情報処３１１ＩＩ置に係りｌに、デ
ータの属性を識別するためのタグ（Ｔａｇ ） 部と
肢データ部とを１ワード（Ｗｏｒｄ ）内に入れた場合
の。
メモリ空間の拡大に遣した方式を有する論］ＩＩＩ情報
処理装置ＫＩ！する。
処理装置ＫＩ！する。
フ１−）ラン（ＦＯＲ’ｒＲＡＮ ） 言語に代表さ
れる手続き層言ＩＩ（Ｐｒｏ＠ｓｄｗｒａｌ Ｌａｎ
ｇｔＩａｇｅ ） では、プロシジャとデータとが分離
しているが。
れる手続き層言ＩＩ（Ｐｒｏ＠ｓｄｗｒａｌ Ｌａｎ
ｇｔＩａｇｅ ） では、プロシジャとデータとが分離
しているが。
Ｐｒｏｌｏｇ のような論］１ｍｔＩｌでは、データ
の評価に応じ【処理内容が決められろ。
の評価に応じ【処理内容が決められろ。
このため、このような論ｌ１ｌｌｌ言語を効率よく実行
するために、データの属性を表わすためのフィールド、
ｊ！ＩＩちタグ（Ｔ１） 部を全てのデータに付加する
ことが行われる。
するために、データの属性を表わすためのフィールド、
ｊ！ＩＩちタグ（Ｔ１） 部を全てのデータに付加する
ことが行われる。
このように、タグ部にデータの属性を集中させることＫ
より、言曙処瑠系は、タグ部を評価することｋより工処
理を行５ことができるようＫなり。
より、言曙処瑠系は、タグ部を評価することｋより工処
理を行５ことができるようＫなり。
前述した論１１！！言語の処理効率を陶土させることが
できる。
できる。
ところで、最近の情報処理装置では、基本的なデータ長
を３２ビット−すなわち、４バイトとするものが多いの
で、このデータを表現するビット長（３２ビツト）を維
持しつつ、１ビツトのタグ部を付加しようとすると、そ
の基本語長は、第１図（ａ）Ｋ示すよ５に、５２ビツト
よりも１ビツトだ１す長くなるのが一般的でありた。
を３２ビット−すなわち、４バイトとするものが多いの
で、このデータを表現するビット長（３２ビツト）を維
持しつつ、１ビツトのタグ部を付加しようとすると、そ
の基本語長は、第１図（ａ）Ｋ示すよ５に、５２ビツト
よりも１ビツトだ１す長くなるのが一般的でありた。
例えば、新世代コンビ島−タ技術開発機構（略ｌｋ
ＩＣ０Ｔ）から発表されたマシンφＱロジック７’ｏ／
ラミンｆ ’８５コン７アレンスレコード７．２（１
９８５）＠では、３２ビツトのデ・−声部と８ビツトの
タグ部とで１ｍｌを形成している。
ＩＣ０Ｔ）から発表されたマシンφＱロジック７’ｏ／
ラミンｆ ’８５コン７アレンスレコード７．２（１
９８５）＠では、３２ビツトのデ・−声部と８ビツトの
タグ部とで１ｍｌを形成している。
したがって、マシンφでは、データ部の長さは５２ビツ
トであるが、１語長は４０ビツトである。
トであるが、１語長は４０ビツトである。
このよ５に、１１１長がデータのビット長と異なる場合
は、従来の５２ビツトを基本語長とするチー中テクチャ
との混在が離しくなる。また。
は、従来の５２ビツトを基本語長とするチー中テクチャ
との混在が離しくなる。また。
ＦＯＲＴＲＡＮ ４Ｐ Ｐａ５ｃａｌ などの言
語とのリンケージも困難となってくる。
語とのリンケージも困難となってくる。
そこで、この対策として、第１図（ｂ） Ｋ示すよ５に
、基本語長５２ビット内にタグ部とデータ部の両方を入
れる方式が考えられる。この方式により、前述した問題
点を解決することができる。
、基本語長５２ビット内にタグ部とデータ部の両方を入
れる方式が考えられる。この方式により、前述した問題
点を解決することができる。
しかし、基本語長寸ある５２ピツト内の１ｍｌをタグ部
に割り轟てるため、データ部のビット長が短くなり−す
なわち、アドレス指定用のビット数が少なくなり、その
分メモリアクセス空関が狭くなるという欠点があった。
に割り轟てるため、データ部のビット長が短くなり−す
なわち、アドレス指定用のビット数が少なくなり、その
分メモリアクセス空関が狭くなるという欠点があった。
本発明の目的は、論ｌ１ｌＩＩｉ情報処種装置に於いて
。
。
従来の情報処１１装置の基本語長と同一であるＳ２ピツ
Ｆ内に、タグ部とデータ部とを入れた場合にも、十分な
メモリアクセス空間を得ることのできる手段を備えた。
Ｆ内に、タグ部とデータ部とを入れた場合にも、十分な
メモリアクセス空間を得ることのできる手段を備えた。
論ａｍ情報処履装置を提供するととｋある。
論Ｗ１曹情報熟珊装置で扱うデータには全℃クグが付加
され工おり、データのリード・ライトのためのメモリア
クセスは、ワード単位だけとなる。
され工おり、データのリード・ライトのためのメモリア
クセスは、ワード単位だけとなる。
一方、情報処理装置では１通常メモリのアドレスはバイ
ト単位に付げられている。
ト単位に付げられている。
そこで、タグ付きデータのリード・ライト時には、メモ
リアクセスのためのアドレスを４倍（２ビツト左へシフ
ト）Ｋしてワード単位のアドレスに変換するととＫより
、メモリアクセス空間を拡大することができる。
リアクセスのためのアドレスを４倍（２ビツト左へシフ
ト）Ｋしてワード単位のアドレスに変換するととＫより
、メモリアクセス空間を拡大することができる。
本発明は前述の事情に着目してなされたものであり、
（ｌ）１ワードが２ｎバイトで構成され、側）アドレス
がバイト単位に割付１テられており、さらＫ （至））ワード単位にアクセスすること。
がバイト単位に割付１テられており、さらＫ （至））ワード単位にアクセスすること。
を前提とした場合、タグ付データへのアクセスのための
アドレスをｎビット左へシフトする（２″倍する）とと
ｋよって、ワード単位のアクセスを可能とし、メ彎すア
クセス空間を拡大するよ５にした点に４１黴がある。
アドレスをｎビット左へシフトする（２″倍する）とと
ｋよって、ワード単位のアクセスを可能とし、メ彎すア
クセス空間を拡大するよ５にした点に４１黴がある。
以下、本発明の一実施例を第２図〜第６ｍｌにより説明
する。
する。
第２図は、本発明を適用した論理麗情報処種装置の一例
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
該処理装置はメそす（ＭＥＭ）＋ｏ、 リードレジス
タ（ＲＤＲ）２Ｇ、 メモリアドレスレジスタ（ＭＡ
Ｒ）８０． フィトデータレジスタ（ＷＲＤ）４０、
命令及びタグデコーダ（ＤＩＩＣ）５０．タグマスク回
路（Ｍ８Ｋ）６０．マイクロプログラムコントローラ（
ＭＰＣ）７０．算術論理演算器及びレジスタ７アイル回
路（ＲＡＬＵ）８Ｇ、バス（ＢＵ８）９０．およびメモ
リアドレスを４倍にするためのシフタ（ＳＦＴ）１００
を主な構成要素として構成される。
タ（ＲＤＲ）２Ｇ、 メモリアドレスレジスタ（ＭＡ
Ｒ）８０． フィトデータレジスタ（ＷＲＤ）４０、
命令及びタグデコーダ（ＤＩＩＣ）５０．タグマスク回
路（Ｍ８Ｋ）６０．マイクロプログラムコントローラ（
ＭＰＣ）７０．算術論理演算器及びレジスタ７アイル回
路（ＲＡＬＵ）８Ｇ、バス（ＢＵ８）９０．およびメモ
リアドレスを４倍にするためのシフタ（ＳＦＴ）１００
を主な構成要素として構成される。
ＭＡＲ１１０Ｋは、ＭＥＮ １０へのメモリアクセスの
ためのアドレスがセットされる。そして、メモリリード
の場合には、Ｍｌ！！Ｍ ＩＱより読み出したデータが
、ＲＤＲ２０にセットされる。
ためのアドレスがセットされる。そして、メモリリード
の場合には、Ｍｌ！！Ｍ ＩＱより読み出したデータが
、ＲＤＲ２０にセットされる。
また、メモリライトの場合には、まず、ＢＵ８９０を介
して、書き込みデータをＷＤＲ４０にセットしてから、
ＭｇＭＩＯへの書ぎ込みが行われる。
して、書き込みデータをＷＤＲ４０にセットしてから、
ＭｇＭＩＯへの書ぎ込みが行われる。
ＭＥＭ ｔｏより読み出されｃＲＤＲ２０Ｋ取り込まれ
た命令又はオペランドは、ＤＥＣ６０によりデコードさ
れる（なお、オペランドの場合は、タグ部分のみがデコ
ードされる）。モし℃、前記デコードの結果が、信号＄
Ｉ２００ ＫよりＭＰ０７Ｇへ送られる。
た命令又はオペランドは、ＤＥＣ６０によりデコードさ
れる（なお、オペランドの場合は、タグ部分のみがデコ
ードされる）。モし℃、前記デコードの結果が、信号＄
Ｉ２００ ＫよりＭＰ０７Ｇへ送られる。
また一方、ＲＤ１２０ Ｋ取り込まれたオペランドは、
ＭＡ８に６０ Ｋよりタグ部分がマスクされて、ＲＡＬ
Ｕ ８０のＶジスタフアイル又はＢＵ８９０ Ｋ送られ
る。
ＭＡ８に６０ Ｋよりタグ部分がマスクされて、ＲＡＬ
Ｕ ８０のＶジスタフアイル又はＢＵ８９０ Ｋ送られ
る。
Ｅｉｌ’Ｔ ｔｏｏは、タグ付きデータの読み出し時に
、ＭｐＣ７ｏから発生されるり７ト信号２０１に応答し
℃、ＢＵ８９Ｏから得たアドレス２１０を、２ビツト左
へシフトするーすなわち、４倍する。
、ＭｐＣ７ｏから発生されるり７ト信号２０１に応答し
℃、ＢＵ８９Ｏから得たアドレス２１０を、２ビツト左
へシフトするーすなわち、４倍する。
そして、前記ＢＰＴ ＋００は、 ＭＡＲ１１０Ｋ対し
て、睨み出し用のアドレス２０を送り出す。
て、睨み出し用のアドレス２０を送り出す。
なお、ＭＰＣ７０は、該論ＩＪＭ情報処瑠装置全体のコ
ントロールを行うための諸種の信号を発生する。
ントロールを行うための諸種の信号を発生する。
第５ＷはＭＰＣ７０の詳細を示すブロック図である。
ＭＰＣ７０は、マイクロプログラムを記憶しておくメモ
リ（ＷＯ２）７盲、ＷＣ８７１から読み出されたマイク
ロ命令を記憶するマイクロ命令レジスタ（ＭＩＲ）７２
．次に読み出すべきマイクロ命令のアドレスを選択する
セレクタ（ｓｇＬ）７ｓ、タグ判定による多分岐を行う
ためにアドレスを合成する回路（ｃｏＮ）７４． お
よび、次のマイクロ命令を読み出すためのアドレスを作
成するインクリメンタ（ＩＮＣ）７５を主な構成要素と
する。
リ（ＷＯ２）７盲、ＷＣ８７１から読み出されたマイク
ロ命令を記憶するマイクロ命令レジスタ（ＭＩＲ）７２
．次に読み出すべきマイクロ命令のアドレスを選択する
セレクタ（ｓｇＬ）７ｓ、タグ判定による多分岐を行う
ためにアドレスを合成する回路（ｃｏＮ）７４． お
よび、次のマイクロ命令を読み出すためのアドレスを作
成するインクリメンタ（ＩＮＣ）７５を主な構成要素と
する。
第４図は、第２図に示す鍮］Ｉｌ！Ｉ！情報処瑠装置で
用いる命令フォーマットを示す図である。図から明らか
なようＫ、その内の１ビツト（図示の例では、最上位ビ
ク））＋１０は、タグ付ぎデータへのアクセスか否かを
示すために割り当工である。
用いる命令フォーマットを示す図である。図から明らか
なようＫ、その内の１ビツト（図示の例では、最上位ビ
ク））＋１０は、タグ付ぎデータへのアクセスか否かを
示すために割り当工である。
例えば、第４１！ｉ＋の最上位ビット ■０が１０會の
とぎは、「タグ付データへのアクセスは行なわないＪこ
とを意味し１反対に、最上位ビｙ）１１０が１１′のと
きは、「タグ付データへのアクセスを行なう」ことを意
味する。
とぎは、「タグ付データへのアクセスは行なわないＪこ
とを意味し１反対に、最上位ビｙ）１１０が１１′のと
きは、「タグ付データへのアクセスを行なう」ことを意
味する。
また、前記命令７＃−マットの残りの桁（第４図で車印
で示された部分）Ｋｌｔ’０１または１１１が割当てら
れる。
で示された部分）Ｋｌｔ’０１または１１１が割当てら
れる。
菖２図のＤＩＣ５０では、ＲＤＲ２０から転送された命
令フォーマットをデコードする際に、＃命令７＃−マッ
ト内のタグ付きデータへのアクセスか否かを示すビット
（以下、単Ｋｌｌ別ビットと称する）を調べて、咳命令
フォーｉットに対応するマイクロプログラムの先買アド
レスを信号線２００ Ｋ出力する。
令フォーマットをデコードする際に、＃命令７＃−マッ
ト内のタグ付きデータへのアクセスか否かを示すビット
（以下、単Ｋｌｌ別ビットと称する）を調べて、咳命令
フォーｉットに対応するマイクロプログラムの先買アド
レスを信号線２００ Ｋ出力する。
次に、落５図を用いてＭＰＣ７Ｇの動作を説明する。
前述のように、命令をデコードした結果が信号１ＩＩＩ
２００より送られて来る。該デコードされた命令をＦＪ
ＥＬ７８により選択し、ＷＣＩ９７＋へのアドレスとし
て出力する。これｋより、該命令に対応するマイクロ命
令を読み出し、ＭＩＲ７２にセクトする。
２００より送られて来る。該デコードされた命令をＦＪ
ＥＬ７８により選択し、ＷＣＩ９７＋へのアドレスとし
て出力する。これｋより、該命令に対応するマイクロ命
令を読み出し、ＭＩＲ７２にセクトする。
絖Ｌ”Ｃ，ＩＩＭ Ｉ Ｒ７２Ｋセットされたマイクロ
命令を奥行する。このとぎ、該マイクロ命令が。
命令を奥行する。このとぎ、該マイクロ命令が。
タグ付きデータの読み出し、又は書き込みのための、メ
峰リアドレスのセットであれば、 ＭＩｌｔ７２から８
Ｆ〒１００へのシフト信号２０１が出力される。
峰リアドレスのセットであれば、 ＭＩｌｔ７２から８
Ｆ〒１００へのシフト信号２０１が出力される。
通常、１つの命令は複数のマイクロ命令により構成され
ているので、ｌＮＣ７５は１次のマイクロ命令を読み出
すために、現在のマイクロ命令のアドレスを１つインク
リメントして８ＥＬ７Ｍの入力とする。
ているので、ｌＮＣ７５は１次のマイクロ命令を読み出
すために、現在のマイクロ命令のアドレスを１つインク
リメントして８ＥＬ７Ｍの入力とする。
また、前述したよ５に、論瑠瀝言曙では、データの評価
により処理が決定される。
により処理が決定される。
第３図では、読み出したデータのタグ部をデコードした
結果の信号（信号＄９２００上の信号）と。
結果の信号（信号＄９２００上の信号）と。
ＭＩＲ７２かうのタグ判定信号２０ＢとをＣ０Ｎ７４
Ｋ供給し、誼データに対応する処理を行うためのマイク
ロ命令のアドレスを合成するととｋより、前記の処理決
定を実現している。
Ｋ供給し、誼データに対応する処理を行うためのマイク
ロ命令のアドレスを合成するととｋより、前記の処理決
定を実現している。
このような合成の仕方は、既に知られているので、説明
は省略する。
は省略する。
＃Ｉ５図は、１ワードが５２ビツトからなる場合の８Ｆ
’ｒ ｔｏｏの詳細を示し工いる。該ＳＦ？＋００
は２人力ＡＮＤゲート １０１〜１６４．２人力ＯＲゲ
ート １６５〜１９７１およびインバータ １９９から
構成されている。
’ｒ ｔｏｏの詳細を示し工いる。該ＳＦ？＋００
は２人力ＡＮＤゲート １０１〜１６４．２人力ＯＲゲ
ート １６５〜１９７１およびインバータ １９９から
構成されている。
次に菖６図を用いて、基本語長５２ビツトの内４ビット
をタグ部とした場合の、第５図の動作を説明する。
をタグ部とした場合の、第５図の動作を説明する。
第２．５図に１於いて、ＭＰＣ７０からのシフト信号２
０１が重文いない（Ｌｏｗ 状態である）場合には、
インバータ１９９により、奇数番号のＡＮＤグー）
１０１ 、ｌｏｇ、 ・・・・・・１６δが選らばれ
る。それ故に、ＳＦＴ ｔＧｏへの入力信号（アドレス
）２ＩＯは、そのまｆＭＡＲ５０への入力信号（アドレ
ス）２０となつて出力される。
０１が重文いない（Ｌｏｗ 状態である）場合には、
インバータ１９９により、奇数番号のＡＮＤグー）
１０１ 、ｌｏｇ、 ・・・・・・１６δが選らばれ
る。それ故に、ＳＦＴ ｔＧｏへの入力信号（アドレス
）２ＩＯは、そのまｆＭＡＲ５０への入力信号（アドレ
ス）２０となつて出力される。
その結果、第６図（１）Ｋ示すように、ＭＡＲＭＯＫは
、アドレスとして使用で１ないタグ部に割り轟てた上位
４ビツトがマスクされた形のままで、アドレス２１０が
セットされる。
、アドレスとして使用で１ないタグ部に割り轟てた上位
４ビツトがマスクされた形のままで、アドレス２１０が
セットされる。
すなわち、同図（＠）において、ＭＡＲＭＯの下位側の
第０〜２７ビツトには、アドレス２１【１と同じアドレ
ス２０を表わすためのＩＯ−または′１＃がセクトされ
るが、その上位の第２８〜５１ビツトにはすべて ＩＱ
Ｉ がセットされる。
第０〜２７ビツトには、アドレス２１【１と同じアドレ
ス２０を表わすためのＩＯ−または′１＃がセクトされ
るが、その上位の第２８〜５１ビツトにはすべて ＩＱ
Ｉ がセットされる。
一方、第２． ５図に於いて、ＭＰ０７０からシフト信
号２０１が出力される（Ｈ贈り状１１になる）と、偶数
番号のＡＮＤグー） １０２，１０４．−・・・・・
１６４ が選らばれるようｋなる。
号２０１が出力される（Ｈ贈り状１１になる）と、偶数
番号のＡＮＤグー） １０２，１０４．−・・・・・
１６４ が選らばれるようｋなる。
この時は、明らかなように、８ＦＴ ＋００への入力信
号（アドレス）２１０は、その全体が２ビツト左へシフ
トされ、下位２ビツトがｌＯｌとなった形で、ＭＡＲ５
０への入力信号（アドレス）２１１ として出力され
る。
号（アドレス）２１０は、その全体が２ビツト左へシフ
トされ、下位２ビツトがｌＯｌとなった形で、ＭＡＲ５
０への入力信号（アドレス）２１１ として出力され
る。
その結果、第６図（ｂ）Ｋ示すように、ＭＡＲ５０には
、ＢＵＳ９０を介して送られ曵来たアドレス、すなわち
入力信号２１０を４倍にした新たなアドレス２１１が、
ＭＫＭ １０へのアドレスとしてセットされる。
、ＢＵＳ９０を介して送られ曵来たアドレス、すなわち
入力信号２１０を４倍にした新たなアドレス２１１が、
ＭＫＭ １０へのアドレスとしてセットされる。
このとき１本来のアドレスの上位２ビツトが切り捨てら
れるととｋなるが、該上位２ビツトはタグ部に割り轟て
られており、アドレスとしては使用できないよ５に！ス
フされ工いるので、何ら支障はない。
れるととｋなるが、該上位２ビツトはタグ部に割り轟て
られており、アドレスとしては使用できないよ５に！ス
フされ工いるので、何ら支障はない。
前述のようにして、ＭＡＲ５０１ｃセツトされたアドレ
ス２１１ ＫしたがってＭＥＭ １０をアクセスするの
で、メモリアクセス空間を４倍にするととができる。
ス２１１ ＫしたがってＭＥＭ １０をアクセスするの
で、メモリアクセス空間を４倍にするととができる。
なお１以上では１ワードが４バイト−すなわち２ｔバイ
トで構成され工いる場合の実施例について述べたが１本
発明は、一般的に、１ワードが２ｎバイトで構成され曵
いる場合に拡張できるものである。
トで構成され工いる場合の実施例について述べたが１本
発明は、一般的に、１ワードが２ｎバイトで構成され曵
いる場合に拡張できるものである。
すなわち、１ワードが２！１バイトで構成されており、
バイト単位にアドレスが一轟℃られ、かつワード単位に
メモリへのアクセスがなされる場合。
バイト単位にアドレスが一轟℃られ、かつワード単位に
メモリへのアクセスがなされる場合。
タグ付データへのアクセス時に、アドレス部分を左へｎ
ビットクツ卜することＫより、メモリアクセス空間を２
３倍にすることができる。
ビットクツ卜することＫより、メモリアクセス空間を２
３倍にすることができる。
第２図〜第６図に示した実施例は、論瑠盟言語で記述さ
れたプログラムを命令形式にコンパイルし１．各命令を
実行して行くコンパイラ方式の場合を示しているが１本
発明はこれに限定され℃いる訳ではなく、プログラムを
解釈・実行し工いくインタープリタ方式の場合に適用さ
れてもよい。
れたプログラムを命令形式にコンパイルし１．各命令を
実行して行くコンパイラ方式の場合を示しているが１本
発明はこれに限定され℃いる訳ではなく、プログラムを
解釈・実行し工いくインタープリタ方式の場合に適用さ
れてもよい。
インタープリタ方式の場合には、メモリアクセスのモー
ドを全てワード単位に統一することができる。そこで、
インタープリタが作動していることを示すモードフラグ
を設けて、この７ラグが立っているならば、メモリアク
セスのためのアドレスを全てｎビット左ヘシフトすれば
よい。
ドを全てワード単位に統一することができる。そこで、
インタープリタが作動していることを示すモードフラグ
を設けて、この７ラグが立っているならば、メモリアク
セスのためのアドレスを全てｎビット左ヘシフトすれば
よい。
本発明によれば、論装置情報処理装置に於いて。
従来の情報処Ｗ１ａ置と基本語長を同一にしながら。
基本語長内に、データと該データの属性を示すタグ部と
を含ませた場合のメモリアクセス空間を。
を含ませた場合のメモリアクセス空間を。
本発明を用いなかった場合の４倍（一般には、２″倍）
Ｋ拡大することかできるりで、＠珊型言語により実用的
なシステムを構成する場合にも、十分なメモリ空間を得
ることが可能となる。
Ｋ拡大することかできるりで、＠珊型言語により実用的
なシステムを構成する場合にも、十分なメモリ空間を得
ることが可能となる。
第１１１Ｉは論珊盟情報処瑠装置で用いるデータ形式を
示した図、第２図は本発明の一実施例である論瑠型情報
処瑠装置の全体構成を示すブロック図、第５図は絡２１
１に於１するマイク賀プロゲラＡ：ｌントローラ（ＭＰ
Ｃ）の詳細プｐツク図、第４ａｌｌは第２図に示す論瑠
瓢情報処瑠装置で用いる命令フォーマットを示した図、
第５図は第２図に！ｌするシ７り（８ＦＴ）の構成を示
す詳頗ブーツク図。 第６図は第５図に示すシフタ・（８ＦＴ）の動作説明図
である。 １０・・・メモリ（ＭＵＭ）、 ２０・・・リードｌ
／ラスタ（ＲＤＲ）、 ！Ｏ・・・メモリアドレス
レジスタ（ＭＡＲ）、 ４０・・・ライトデータレ
ジスタ（ＷＲＤ）、 ６０・・・命令及びタグデコー
ダ（ＤＥＣ）、 ６０・・・タグマスク回路（Ｍ８Ｋ
）、７０・・・マイクロプログラムコントローラ（ＭＰ
Ｃ）、 ７１・・・メモリ（ＷＯ２）。 ７２・・・マイクロ命令レジスタ（ＭＩＲ）。
示した図、第２図は本発明の一実施例である論瑠型情報
処瑠装置の全体構成を示すブロック図、第５図は絡２１
１に於１するマイク賀プロゲラＡ：ｌントローラ（ＭＰ
Ｃ）の詳細プｐツク図、第４ａｌｌは第２図に示す論瑠
瓢情報処瑠装置で用いる命令フォーマットを示した図、
第５図は第２図に！ｌするシ７り（８ＦＴ）の構成を示
す詳頗ブーツク図。 第６図は第５図に示すシフタ・（８ＦＴ）の動作説明図
である。 １０・・・メモリ（ＭＵＭ）、 ２０・・・リードｌ
／ラスタ（ＲＤＲ）、 ！Ｏ・・・メモリアドレス
レジスタ（ＭＡＲ）、 ４０・・・ライトデータレ
ジスタ（ＷＲＤ）、 ６０・・・命令及びタグデコー
ダ（ＤＥＣ）、 ６０・・・タグマスク回路（Ｍ８Ｋ
）、７０・・・マイクロプログラムコントローラ（ＭＰ
Ｃ）、 ７１・・・メモリ（ＷＯ２）。 ７２・・・マイクロ命令レジスタ（ＭＩＲ）。
Claims (3)
- （１）タグおよびデータを記憶するメモリを備え、１ワ
ードが２＾ｎバイトで構成され、前記メモリ上のアドレ
スがバイト単位に割当てられ、かつワード単位にメモリ
へのアクセスがなされる論理型情報処理装置において、
前記メモリから読出されたデータを一時記憶するリード
レジスタと、前記リードレジスタに取込まれた命令が、
前記メモリ内のタグ付データをアクセスするものかどう
かを認識するデコーダと、前記デコーダの出力を供給さ
れ、所定のシフト信号およびマスク信号を発生するマイ
クロプログラムコントローラと、前記マスク信号にした
がって、前記リードレジスタの記憶内容のうちのタグ部
分をマスクして、これを算術論理演算器及びレジスタフ
ァイル回路、またはバスに供給するタグマスクと、前記
のようにマスクされた信号をアドレス信号として入力さ
れ、前記シフト信号が発生されていないときは、前記ア
ドレス信号をそのまゝ出力し、また前記シフト信号が発
生されているときは、前記アドレス信号を予定ビットだ
け左へシフトして出力するシフタと、前記シフタの出力
アドレスにしたがって前記メモリをアクセスする手段と
を具備したことを特徴とする論理型情報処理装置。 - （２）前記のマスクされた信号は、算術論理演算器及び
レジスタファイル回路、またはバスを介してシフタに入
力されることを特徴とする前記特許請求の範囲１項記載
の論理型情報処理装置。 - （３）前記の予定ビット数はｎであることを特徴とする
前記特許請求の範囲第１項または第２項記載の論理型情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16367884A JPS6142035A (ja) | 1984-08-03 | 1984-08-03 | 論理型情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16367884A JPS6142035A (ja) | 1984-08-03 | 1984-08-03 | 論理型情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6142035A true JPS6142035A (ja) | 1986-02-28 |
| JPH0427575B2 JPH0427575B2 (ja) | 1992-05-12 |
Family
ID=15778515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16367884A Granted JPS6142035A (ja) | 1984-08-03 | 1984-08-03 | 論理型情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142035A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641034A (en) * | 1987-06-24 | 1989-01-05 | Toshiba Corp | Computer device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679352A (en) * | 1979-12-03 | 1981-06-29 | Nec Corp | Address generator |
| JPS5748141A (en) * | 1980-09-03 | 1982-03-19 | Hitachi Ltd | Address conversion system |
| JPS58115564A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | アドレス空間拡張方式 |
-
1984
- 1984-08-03 JP JP16367884A patent/JPS6142035A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679352A (en) * | 1979-12-03 | 1981-06-29 | Nec Corp | Address generator |
| JPS5748141A (en) * | 1980-09-03 | 1982-03-19 | Hitachi Ltd | Address conversion system |
| JPS58115564A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | アドレス空間拡張方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641034A (en) * | 1987-06-24 | 1989-01-05 | Toshiba Corp | Computer device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427575B2 (ja) | 1992-05-12 |
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