JPH01105612A

JPH01105612A - 相補型ｍｏｓ集積回路

Info

Publication number: JPH01105612A
Application number: JP63159645A
Authority: JP
Inventors: Mitsutoshi Sugawara; 光俊菅原
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-07-10
Filing date: 1988-06-27
Publication date: 1989-04-24
Anticipated expiration: 2012-08-06
Also published as: JP2637773B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は相補型ＭＯＳ論理回路に関し、特に電源過渡電
流による不要輻射を減らした相補型ＭＯ３集積回路に関
する。

〔従来の技術〕

相補型ＭＯＳ（以下ＣＭＯＳという）集積回路は微細化
が進み高速化され、従来のバイポーラ集積回路並の高速
動作をするものもあられれた。０ＭＯＳは一般には低消
費電力であるが、スイッチング時には電源に過渡電流が
流れることが知られている。この過渡電流のため高速動
作時には相当の電力が消費されるとともに、１００ｍＶ
台の電源電圧降下を生ずるということもあった。

〔発明が解決しようとする課題〕

第５図は論理回路の例である。同図においてインバータ
４の入力には入力端子１が接続され、ＮＡＮＤ５の入力
にはインバータ４の出力と入力端子２が接続されている
。ＮＡＮＤ５の出力は出力端子３に接続されている。

第６図は上記の論理回路を従来の０ＭＯ３によって実現
した回路図である。同図においてインバータ４およびＮ
ＡＮＤ５の出力には浮遊容量１０゜ｌ５がそれぞれ存在
する。たとえば入力１がハイのときトランジス夛８がＯ
ＦＦし、トランジスタ９がＯＮのためインバータ４の出
力は四−であり、浮遊容量１０は放電されている。次に
入力１がローに立ち下った時には、トランジスタ８がＯ
Ｎにトランジスタ９がＯＦＦになり、インバータ４の出
力がハイに立ち上る。したがって浮遊容量１０に電源端
子６からトランジスタ８を介して急速充電するので、過
渡電流が流れる。同様にインバータ４の出力が立ち下っ
た場合は浮遊容量１０の放電電流がトランジスタ９を介
して流れる。さらにＮＡＮＤ回路５の出力の変化に応じ
て浮織容量１５の充放電がおこる。

このような過渡電流の集合によって端子６，７に過渡電
流を生じ、それが布線や集積回路の引き出し線の抵抗も
しくは誘導性インダクタンス（以下りと略す）によって
電圧降下を生じ、前述のように１００ｍＶ台になること
もある。通常はこれを防ぐため電源端子６，７間にバイ
パスコンデンサを挿入する（図示せず）が、引き出し線
の抵抗やＬおよび布線もしくはバイパスコンデンサのＬ
は打ち消すことができない。特にデバイスの高速化によ
りＬの影響は大きくなっており、集積回路の端子で１０
０ｍＶ台の電圧降下を生じ、集積回路内部、の電源配線
においては数１００ｍＶの電圧降下となる場合もある。

このような大きな高周波エネルギーは容易に輻射し、Ｔ
Ｖやラジオに妨害を与えるばかりでなく集積回路自身が
誤動作することがあるという欠点がある。

本発明の目的は過渡電流のピークを低く抑えるような定
電流源を設けることによって、上記の欠点を改善した°
相補型ＭＯＳ集積回路を提供することにある。

〔課題を解決するための手段〕

本発明の相補型ＭＯＳ集積回路は、相補型ＭＯＳ論理回
路を有する集積回路において、前記論理回路の正側電源
端子にドレインを接続したＰチャネルＭＯ３）ランジス
タと、前記論理回路の負側電源端子にドレインを接続し
たＮチャネルＭＯＳトランジスタとを有し、前記Ｐチャ
ネルＭＯＳ）ランジスタのソースとを有す、前記Ｐチャ
ネルＭＯＳ）ランジスタのソースを共通に正電源に接続
し、前記ＮチャネルＭＯＳ）ランジスタのソースを共通
に負電源に接続し、前記各トランジスタのゲートに所定
のバイアス電圧を印加するようにして構成される。

〔実施例〕

第１図は本発明の第一の実施例を示す回路図である。同
図は前述の論理回路（第５図参照）に本発明を適用した
回路図である。本発明によって追加された素子はＰチャ
ネルトランジスタ１６〜１８゜Ｎチャネルトランジスタ
２０〜２２および抵抗１９である。そしてトランジスタ
１６，２０および抵抗１９に流れるバイアス電流に比例
する電流を、カレントミラーな構成するトランジスタ１
６゜１７．１８およびトランジスタ２０，２１．２２に
よってインバータ４およびＮＡＮＤ５の各正負電源端子
に流そうとしている。

端子１がハイのときトランジスタ８がオフしトランジス
タ９がオンしており、トランジスタ２１は定電流を流そ
うとするがドレイン・ソース間電圧がＯのため電流は流
れない。

次に端子ｌをローにするとトランジスタ９がオフしトラ
ンジスタ８がオンして、トランジスタ１７からトランジ
スタ８を介し定電流で浮遊容量１０を充電し、その両端
電圧を電源電圧に近づける。

するとトランジスタ１７のドレイン・ソース間電圧が低
くなりこのトランジスタが三極管領域に入り、ドレイン
電流は減ってゆく。充電が完了すると浮遊容量１００両
端は電源電圧とひとしくなり、したがってトランジスタ
１７のドレイン・ソース間電圧は０となり電流は流れな
くなる。このときトランジスタ９がオフであるからトラ
ンジスタ２１も電流は流れない。

端子ｌが再度ハイになると、今充電された浮遊容量１０
の電荷がトランジスタ９を介してトランジスタ２１に上
って定電流放電し、放電が完了すると電流がＯとなる。

このようにして過渡的な電源電流の最大値はトランジス
タ１７．２１の定電流値でおさえることができる。した
がって従来のような大電流が流れることはない。

また、端子１の入力がゆっくりと立ち上る場合、途中で
中間電位をとるときはトランジスタ８，９がともにオン
するので、従来では正の電源から負の電源へ向って大電
流が流れるが、本発明ではトランジスタ１７．２１によ
っておさえられる。このときの電流はトランジスタ１７
．２１の電流のうち小さい方である。この点からも過渡
電流をおさえることができる。

第２図は本発明の第二の実施例を示す回路図である。同
図は前述の論理回路（第５図参照）にＰチャネルトラン
ジスタ２６によるオーブンドレイン出力を端子２７に得
る回路を付加している。浮遊容８２８に蓄積した電荷を
放電する際に、トランジスタ２６がオンしてもトランジ
スタ２５が定電流のため定電流放電である。なお従来は
トランジスタ２５がないので、トランジスタ２６がオン
した場合はそのオン抵抗により制限される大きな電流が
流れていた。

また、第２図において抵抗２３に流れる電流に比例する
電流を、カレントミラー動作でトランジスタ２１．２２
へ流そうとし、トランジスタ２１を介してトランジスタ
１６，１７，１８，２５からなるカレントミラー回路に
よって定電流を流そうとしている。前述のように、各段
の電流は過渡電流のピーク値が上記定電流で与えられ、
定常時はＯである。抵抗２３の値を大きくすることで過
渡電流を少くでき、抵抗２３の値を小さくすることによ
り過渡応答（浮遊容量の充放電時間）を速めることがで
きる。したがって抵抗２３をＬＳＩや外付とすることに
より、目的に応じて低過渡電流にするか、または高速化
するか使い分けができる。

なお、ＮＡＮＤ回路５についてもインバータ４と同様に
動作し同じ効果を発揮できる。

また、たとえば第２図において、トランジスタ２６がオ
ンしているときに仮りに出力端子２７が負側電源にショ
ートされてしまった場合を考えると、トランジスタ２５
があるため前述のカレントミラー動作により、トランジ
スタ２５と１６０サイズ比によって決まる定電流が流れ
る。一方従来のようにトランジスタ２５がない場合はト
ランジスタ２６のオン抵抗で決まる大電流が流れてしま
う。したがって第２図はいわゆる垂下型電流制限動作を
行って、負荷ショート時の大電流の流下を防止している
。

もちろん第１図においても全く同様に負荷ショート時の
電流は、トランジスター８又はトランジスタ２２の流し
うる定電流値に押えられることはあきらかである。

第３図は本発明の第三の実施例である。オペアンプ等で
代表される何らかのアナログ回路３２のソ入力には入力端子３１が接続され、出力には撃−スフォ
ロワとして働くＮチャネルトランジスメタ３フが接続さ
れている。Ｎチャネルトランジスタにはバイアス電源３
９によって定電流動作を行うＮチャネルトランジスタ４
０が直列に接続され、その接続点に出力端子３８が設け
られている。Ｎチャネルトランジスタ４０はＮチャネル
トランジスタ３７の直流バイアスとなっている。従来は
Ｎチャネルトランジスタ３７のドレインは直接電源端子
３５に接続されており、ソースフォロワ型出力回路とし
て動作させていた。ここで例に出力端子３８が比較的高
い電圧になっているときに、負側電源端子４１にショー
トされた場合、Ｎチャネルトランジスタ３７のゲート・
ソース間電圧が大きくなり、トランジスタ３７はオン状
態となり、オン抵抗で決まる大電流が流れてしまう。そ
こで、本発明によれば抵抗３６とＰチャネルトランジス
タ３３．３４からなるカレントミラー回路によって、ト
ランジスタ３７に流れうる最大電流をトランジスタ３４
の定電流値に制限することができる。なお、出力端子３
８をショートしないときはトランジスタ３４はオン状態
であるものの、ソースフォロアを構成するトランジスタ
３７の電流（ふつうは定電流トランジスタ４ｏの電流と
同じ）が流れるだけであり、０．１　Ｖ程度のソース・
ドレイン間電圧となり、ソースフォロワは従来トかわら
ぬ動作をしている。

ニ次に第４図に第杏の実施例の具体例を示す。第４図はＣ
ＭＯＳオプアンプに本発明を実施したものである。入力
３１．４２に接続された差動アンランジスタ４６，４７
．その出力を受けてソース接地として動作するＮチャネ
ルトランジスタ４８゜その出力をバイアス用トランジス
タ４９．５０を介して自らの入力とするプッシュプル出
力回路を構成するトランジスタ５４，５５．定電流回路
を構成するトランジスタ４３．５１からなるオペアンプ
がある。かかるオペアンプの出力電流を制限するために
トランジスタ３４が電源端子３５と出力トランジスタ５
５のドレイン間に接続され、同様にトランジスタ５３が
接地端子４１と、出力トランジスタ５４のドレイン間に
接続されている。

出力電流を制限する方法はトランジスタ３４．５３がそ
れぞれカレントミラーとして一定電流以上の電流を流し
得ないということであり、前述の各実施例と同様の原理
である。

なお、本発明の出力回路としては上述した実施例に限ら
ず、いかなる回路でも正負各電源との間にカレントミラ
ー回路構成をそれぞれ挿入すればよい。

〔発明の効果〕

本発明によれば過渡電流のピーク値をカレントミラーに
よる定電流源の電流値におさえることができかつ、定常
時は論理部に電流が流れず、きわめて低電流でしかも過
渡電流も少ない論理回路を得ることができ、出カシヨー
ド時にも大電流の流下しない回路を提供できる。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す回路図、第２図は
本発明の第二の実施例を示す回路図、第３図は本発明の
第三の実施例を示す回路図、第４図は第三の実施例を具
体例を示す回路図、第５図は従来例を示す回路図、第６
図は従来例の具体的な回路図である。１．２，３１・・・・・・入力端子、３，２７・・・・
・・出力端子、４・・・・・・インバータ、５・・・・
・・ＮＡＮＤ、６゜７・・・・・・電源端子、１６〜１
８，２５，２６，３３゜３４．４３〜４５，５１，５４
・・・・・・ＰチャネルＭｏＳトランジスタ、２２，２
３，３７，４０゜４６〜４８，５０，５５・・・・・・
ＮチャネルＭＯＳ）ランジスタ、３２・・・・・・オペ
アンプ。代理人　弁理士　　内　原　　　音竿　１　圀茅　；！Ｉ！１第５　」茅乙面

Claims

【特許請求の範囲】

相補型ＭＯＳ回路を有する集積回路において、前記回路
の正側電源端子にドレインを接続したＰチャネルＭＯＳ
トランジスタと、前記回路の負側電源端子にドレインを
接続したＮチャネルＭＯＳトランジスタとを有し、前記
ＰチャネルＭＯＳトランジスタのソースを共通に正電源
に接続し、前記ＮチャネルＭＯＳトランジスタのソース
を共通に負電源に接続し、前記各トランジスタのゲート
に所定のバイアス電圧を印加したことを特徴とする相補
型ＭＯＳ集積回路。