JPH01106154A - 主記憶一致制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 スカラ処理装置とベクトル処理装置を含むベクトル計算
機における主記憶制御方式に係り、特にベクトル処理装
置から主記憶装置に書込みのアクセスを行う場合、その
ストアアドレスに対する登録の有無を調べる主記憶一致
制御方式に関し、アクセスしたストアアドレスと登録ア
ドレスとが一致した一致アドレスをバッファリングする
バッファ・インバリデーション・アドレス・バッファの
数を減少させ、かつ一致アドレスの送出時における優先
順位の決定制御を効率よくすることを可能とする主記憶
一致制御方式を提供することを目的とし、 第２の処理装置で使用していた主記憶上のアドレス領域
に第１の処理装置から書込みのアクセスを行う場合、そ
のストアアドレスが前記第２の処理装置ですでに使用し
ていた登録アドレスであるかどうかの一致を調べる主記
憶制御装置回路において、各アクセスポートに対応する
各ブロックは、前記第１の処理装置から入力されるスト
アアドレスをバ・７フアリングするストア・アドレス・
バッファと、前記ストアアドレスと前記第２の処理装置
から入力される登録アドレスを選択する入力側選択回路
と、前記登録アドレスを前記第２の処理装置内の各ＣＰ
Ｕ対応でそれぞれ格納する複数の登録アドレス記憶回路
と、前記ストアアドレスと前記各登録アドレス記憶回路
からの各ＣＰＵ対応の各登録アドレスとを比較し一致し
た場合には一致したＣＰＵ対応のフラグを出力する複数
の比較器とから成り、前記各ブロックにつき一個づつ存
在するバッファであり、各ブロック内の前記各比較器の
少なくとも一つで前記ストアアドレスとＣＰＵ対応の前
記登録アドレスが一致する場合、前記一致アドレスと前
記一致アドレスがどのＣＰＵに対応するかを示す前記一
致フラグを同一アドレス内に格納するバ・ノファ・イン
バリデーション・アドレス・バッファと、前記各ブロッ
ク毎の前記バッファ・インバリデーション・アドレス・
バッファから読出される一致アドレスがどのＣＰＵに対
応するかを前記各バッファ・インバリデーション・アド
レス・バッファ内に格納された前記一致フラグの論理に
よって専断し、かつ、各ブロック間で優先順位を決定し
、さらに決定された一致アドレスを各ＣＰＵ対応で出力
する入力側選択回路とを有するように構成する。

〔産業上の利用分野〕

本発明は、スカラ処理装置とベクトル処理装置を含むベ
クトル計算機における主記憶制御方式に係り、特にベク
トル処理装置から主記憶装置に書込みのアクセスを行う
場合、そのストアアドレスに対する登録の有無を調べる
主記憶一致制御方式ベクトル計算機は、主記憶内の命令
を逐次スカラ処理装置に入力し、それ自身でスカラ命令
を処理し、ベクトル命令はベクトル処理装置に転送しそ
こでベクトル処理が高速に実行される。このとき、スカ
ラ処理装置で使用していた主記憶上のアドレス領域にベ
クトル処理装置がベクトル処理実行結果を書込むと、そ
の書込みアドレス内に存在していたデータは消滅するた
め、それ以後はそのアドレスをスカラ処理装置がアクセ
スしても予期したデータが読出されない。そのため、ベ
クトル処理装置から主記憶装置に書込みのアクセスを行
う場合、そのストアアドレスは、スカラ処理装置ですで
に使用していた登録アドレスであるかどうかの一致を調
べる主記憶一致制御が必要となる。

〔従来の技術〕

従来の上記ｆ、α一致制御方式に従う制御回路は第２図
に示される。

１’、２’、３’、４’の各ブロックは、ベクトル処理
装置（ＶＵ）側のアクセスポートＡ、　Ｂ。

Ｃ，Ｄに対応する同一構造の主記憶−数制御回路で、第
１のブロック１′は、ＶＵから入力されるストアアドレ
スをバッファリングするストア・アドレス・バッファ　
（すなわちスタック）２０、ストアアドレスとスカラ処
理装置（ＳＵ）内の各ＣＰＵからの登録アドレスを選択
する入力側選択回路２００．ＳＵ内の第１のＣＰＵから
の登録アドレスを格納する第１の登録アドレス記憶回路
２１−Ａ、ＳＵ内の第２のＣＰＵＩからの登録アドレス
を格納する第２の登録アドレス記憶回路２１−Ｂ、ＶＵ
からのストアアドレスと登録アドレスを比較する第１と
第２の比較器２２−Ａ、２２−Ｂ及びバッファ・インバ
リデーションすなわちレジスタ２０１，２０４．及びレ
ジスタ２０２−Ａ。

２０２−Ｂ、２０５−Ａ、２０５−Ｂから成る。

また、各ブロックには一致した一致アドレスをバッファ
リングする第１と第２のバッファ・インバリデーション
・アドレス・バッファ（すなわちスタック）、例えば、
第１ブロツクには、２３−Ａと２３−Ｂのバッファ、イ
ンバリデーション・バッファが接続される。そして、各
第１のバッファ・インバリデーション・アドレス・バッ
ファ２３−Ａ、２３−Ｃ，２３−Ｅ、２３−Ｇは第１の
出力側選択回路２４−Ａに接続され、各第２のバ・ノフ
ァ・インバリデーション・アドレス・バッファ２３−Ｂ
、２３−Ｄ、２３−Ｆ、２３−Ｈは第２の出力側選択回
路２４−Ｂに接続され、第１と第２の選択回路２３−Ａ
、２３−Ｂはそれぞれ、第１と第２のバッファ・インバ
リデーション・アドレス・バッファすなわち出力レジス
タ２５−Ａ２５−Ｂに接続される。

第１の主記憶−数制御回路において、ＶＵからスＩ・ア
アクセスが要求された時にはストアアドレスは例えば、
アクセスポート八を介してストア・アドレス・バッファ
２０にバッファリングされ入力側選択回路２００とレジ
スタ２０１を通って、レジスタ２０４に一時保持される
。また、ＳＵのＣＰＵ０及びＣＰＵＩの各登録アドレス
は、予めポートＡ′より入力側選択図′ＦＩ！ｒ２００
と各レジスタ２０２−Ａ、２０２−Ｂを通って、それぞ
れ第１の登録アドレス記憶回路２１−Ａと第２の登録ア
ドレス記憶回路２１−Ｂに格納される。ストアアクセス
時にそれぞれから登録アドレスが読出され、各レジスタ
２０５−Ａ、２０５−Ｂに一時保持された後、レジスタ
２０４内のストアアドレスと各比較器２２−Ａ、２２−
Ｂで比較される各比較回路２２−Ａ、２２−Ｂにおいて
ストアアドレスが各登録アドレスと一致すれば、一致ア
ドレスのみ各バッファ・インバリデーション・アドレス
・バッファ２３−Ａ、２３−Ｈにバッファリングされる
。そして、第１と第２の出力側選択回路２４−Ａ、２４
−Ｂにおいてバッファ出力の一致アドレスと他のアクセ
スポート（Ｂ、Ｃ，Ｄ）からの一致アドレス優先順位が
決定された後、ＣＰＵ０及びＣＰＵＩに対応するバッフ
ァ・インバリデーション・アドレスとして各ＣＰＵ０と
１に送出される。ここで、第１と第２の登録アドレス記
憶回路（２１−Ａ、２ｌ−Ｂ）はストアアドレスの下位
アドレスでアクセスされ、その下位アドレスで読出され
た登録アドレスとストアアドレスの上位アドレスが比較
されることにより、登録の有無が決定される。また、バ
ッファ・インバリデーション・アドレス・バッファ２３
−Ａ、２３−Ｂは出力側選択回路２４−Ａ、２４−Ｂに
よる優先順位に従って出力されるまで入力されてくる一
致アドレスを例えば最大１６（Ｍまで保持する。このよ
うに、従来の主記憶制御方式は、バッファ・インバリデ
ーション・アドレス・バッファ２３−Ａ。

２３−Ｂを用いて、ビット幅の大きな一致アドレスのみ
を保持する方式を採用している。

〔発明が解決しようとする問題点〕

そのため、従来の方法によると、アクセスポートＸＣＰ
Ｕ台数分のバッファ、インバリデーション・バッファを
持つことになり、さらに出力側選択回路による優先順位
の決定制御も複雑になるという欠点があった。

本発明は、アクセスしたストアアドレスと登録アドレス
とが一致した一致アドレスをバッファリンクスるバッフ
ァ、インバリデーション・バッファの数を減少させ、か
つ一致アドレスの送出時における優先順位の決定制御を
効率よくすることを可能とする主記憶一致制御方式を提
供することを目的とする。

〔間５寺を解決するための手段〕 本発明の主記憶一致制御方式に従う制御回路は第１図に
示される。

図中ｉ、２，３．４の各ブロックは、ベクトル如理装置
（ＶＴＪ）側のアクセスポートＡ、Ｂ、Ｃ。

Ｄに対応するロー構造の主記憶−数制御回路で、第１（
′）ブロック１．は、ＶＵから入力されるストアアトＬ
・スをバッファリングするストア・アドレスバソクアす
なわちスタック１０．ストアアドレスとスカラ処理装置
（ＳＵ）からの登録アドレスを選択する入力側選択回路
１００、ＳＵ内の第１のＣＰＵ　（ＣＰＵＯ）からの登
録アドレスを格納する第１の登録アドレス記憶回Ｉｌｌ
　ＩＡ、ＳＵ内の第２のＣＰＵ　（ＣＰＵＩ）からの登
録アドレスを格納する第２の登録アドレス記憶回路１１
−Ｂ、ＶＵからのストアアドレスと登録アドレスを比較
する第１と第２の比較器１２Ａ、１２Ｂおよびバッファ
・インバリデージシン・レジスタ１０１゜１０４、及び
レジスタ１．０２−Ａ、、１０２−Ｂ。

１０５−Ａ、１０５−Ｂから成る。また、各ブロックに
は一致した一致アドレスをバッファリングする単一のパ
ンファーインバリデーション・アドレス・バッファ、例
えば、第１ブロツクにはバッファ・インバリデーション
・アドレス・バッファ１３のみが接続される。そして、
各バッファ・インバリデーション・アドレス・バッファ
１３．１６．１７．１８は第１の出力側選択回路１４−
Ａと第２の出力側選択回路１４−Ｂに接続され、第１と
第２の出力側選択回路（１４Ａ、１４Ｂ）はそれぞれ、
バッファ・インバリデーション・アドレスを発生する第
１の出力レジスタ１５−八と第２の出力レジスタ１５−
Ｂに接続される。

ＶＵからストアアクセスが要求された時にはストアアド
レスは例えばアクセスポートＡを介してストアアドレス
バッファ１０にバッフアリソゲされ入力側選択回路１０
０とレジスタ１０１を通ってレジスタ１０４に一時保持
される。また、ＳＵのＣＰＵ０及びＣＰＵ１の各登録ア
ドレスは、予めボートＡ′より入力側選択回路１００と
各レジスタ１０２−Ａ、１０２−Ｂを通って、それぞれ
第１の登録アドレス記憶回路１１−Ａと第２の登録アド
レス記憶回路」１−Ｂに格納される。ストアアクセス時
にそれぞれ登録アドレスが読出され、各レジスタ１０５
−Ａ、１０５−Ｂに一時保持された後、レジスタ１０４
内のストアアドレスと各比較器１２−Ａ、１２−Ｂで比
較される。各比較回路１２−Ａ、１２−Ｂにおいてスト
アアドレスが各登録アドレスと一致すれば一致アドレス
のバッファ・インバリデーション・アドレス・バッファ
１３にバッファリングされる。このとき、本発明では各
比較器１２−Ａ、１２−Ｂの出力の一致フラグも同時に
単一のバッファ・インバリデージ５ン・アドレス・バッ
ファ１３に書込まれる。そして、第１と第２の出力側選
択回路１４−Ａ、１４−Ｂにおいてバッファ出力の一致
アドレスと他のアクセスポート（Ｂ、Ｃ，Ｄ）からの一
致アドレス間で優先順位が決定されるがこのとき、上記
−政フラグの論理に従って読み出された一致アドレスは
第１または第２の選択回路１４−Ａ、Ｌ４−Ｂのいずれ
かの出力に選択され、出力レジスタ１５−Ａ、１５−Ｈ
のいずれかにセットされる。

その後ＣＰＵ０及びＣＰＵ１に対応するバッファ・イン
バリデーション・アドレス・バッファとして各ｃｐｕｏ
と１に送出される。ここで、第１と第２の登録アドレス
記憶回路１１−Ａ、１１−Ｂはストアアドレスの下位ア
ドレスでアクセスされ、その下位アドレスで読み出され
た登録アドレスとストアアドレスの上位アドレスが比較
されることにより、登録の有無が決定される。また、バ
ソフトインバリデーシッン・アドレス・バッフ１１３は
出力側選択回路１４−Ａ、１４−Ｂによる優先順位決定
に従って一致アドレスが出力されるまで入力されて（る
一致アドレスを、例えば最大１６個まで保持する。この
ように、本発明の主記憶一致制御方式は、各ブロックに
つき単一のバッファ・インバリデーション・アドレス・
バッファを用いている。

〔作　　　用〕

本発明ではＶＵからのストアアクセス時の参照アドレス
とＳＵ内のｃｐｕｏ及びＣＰＵＩにそれぞれ対応する第
１と第２の登録アドレス記憶回路１１−Ａ、１１−Ｂか
ら読み出される各登録アドレスを比較する比較器１２−
Ａ、１２−Ｂからの一致フラグを各ＣＰＵ対応で単一の
バッファ・インバリデーション・アドレス・バッファに
書込むことにより、バッファ・インバリデーション・ア
ドレス・バッファの数は各ブロックにつき１個で、合計
ではアクセスボート数となる。さらに出力側選択回路に
よる優先順位の決定も一致フラグが有効な各ＣＰＵ対応
のバッファ・インバリデーション・アドレス・バッファ
を送出する制御となり簡単かつ効率よくできる。

〔実　　施　　例〕

次に、本発明の主記憶一致制御方式に従う制御回路を第
１図を参照して説明する。

第１図の制御回路において、各ブロック１，２゜３．４
はアクセスポートＡ、　　Ｂ、　Ｃ，Ｄにそれぞれ対応
し、同一の構造である。そこで以下では、ブロック１の
みを詳細に説明する。

アクセスポートＡは、ベクトル処理装置とＶＵに接続さ
れる。ＶＵが主記憶装置にデータをス［・アするときに
、そのストア（書込み）アドレスはアクセスポートＡか
ら入力される。また、アクセスポートＢは、スカラ処理
装置ｉ！（ＳＵ）に接続され、ＳＵ内の複数のＣＰＵか
ら各ＣＰＵ対応の登録アドレスを入力する。ＳＵ内のＣ
ＰＵはＣＰＵ０とＣＰＵ１の２台であると仮定し、アド
レスの幅はＢｉｔ　００からＢｉｔ　２５までの２６ビ
ツトにＯＰから’　　３Ｐまでの４　Ｂｉｔを加えた３
０ビ・ノドとする。このときＢｉｔ　００から１７まで
の１８ビツトにＯＰから２Ｐの３ビツトを加えた合計２
１ビツトを“上位アドレス”と呼び、Ｂｉｔ　１８から
２５までの８ビツトを“下位アドレス”と呼ぶことにす
る。ＳＵ内のＣＰＵ０とＣＰＵ１からの各登録アドレス
はポートＡ’から入力され入力側選択回路１００を介し
てそれぞれレジスタ１０２−Ａ、１０２・−Ｂにセント
された後、それぞれ、第１と第２の登録アドレス記憶回
路１１−Ａと１１−Ｂに予め格納される。各登録アドレ
ス、記憶回路１１−Ａ、１１−Ｂは、それぞれ、ｃｐｕ
ｏとｃ　ｐ　ｕ　ｉに対応し、読書き可能なＲＡＭ　（
ランダム　アクセス　メモリ）であり、本実施例では、
８ビツトのアドレスでアクセスされる２５６ワードのＲ
ＡＭとする。各ＲＡＭのアドレスは、入力側選択回路１
００を介して入力されるアドレスデータの８ビツトの下
位アドレスでアクセスされ、ＲＡＭへ入力またはＲＡＭ
から出力されるデータは、入力側選択回路１００を介し
て入力されるアドレスデータの２１ビツトの上位アドレ
スである。従って、１つの登録アドレスがボートＡ′か
ら入力された場合、その下位アドレスで指定されるＲＡ
Ｍ番地に上位アドレスが格納される。

一方、ＶＵから入力されるストアアドレスは同様に上位
アドレスと下位アドレスから成り、−度、ストア・アド
レス・バッファ１０にバッファリングされる。そして、
ストアアドレスと登録アドレスを選択する入力側選択回
路１００において、ストアアドレスが選択された後スト
アアドレスはレジスタ１０１を介してレジスタ１０４に
一時保持される。ストアアドレスがレジスタ１０４に保
持される直前において、ストアアドレスの８ビツト下位
アドレスを用いて、第１と第２の登録アドレス記憶回路
１１−Ａ、１１−Ｂをアクセスすると、その下位アドレ
スに対応する登録アドレスの上位アドレスがそれぞれ読
み出され、ＣＰＵ０とＣＰＵ１にそれぞれ対応する登録
アドレスの上位アドレスがそれぞれレジスタ１０５−Ａ
と１０５−Ｈにセットされる。ストアアドレスを保持す
るレジスタ１０４の上位アドレスは第１と第２の比較器
１２−Ａ、１２−Ｂの一方の入力端子に共通に与えられ
、各比較器の他方の入力端子には、それぞれレジスタ１
０５Ａ、１０５Ｂからの登録アドレスの上位アドレスが
入力される。従って、第１の比較器１２−Ａにおいて、
ストアアドレスの上位アドレスとＣＰＵ０対応の登録ア
ドレスの上位アドレスが比較される。また、第２の比較
器１２−Ｂにおいて、同じストアアドレスの上位アドレ
スとＣＰＵ１対応の登録アドレスの上位アドレスが比較
される。このとき、ストアアドレスの下位アドレスは登
録時の下位アドレスに等しいのでＣＰＵ０及びＣＰＵＩ
対応の登録アドレス記憶回路１１−Ａ、１１−Ｂから読
み出されそれぞれレジスタ１０５Ａ、１０５Ｂにセット
された上位アドレスとストアアドレスの上位アドレスの
比較により、ストアアドレスに一致するＣＰＵ０または
ＣＰＵ１対応の登録アドレスがＲＡＭ内に存在するかど
うかを完全にチエツクすることが可能となる。そして、
第１の比較器１２−Ａからは、与えられたストアアドレ
スとＣＰＵ０対応の登録アドレスが一致したときに、“
１”となる一致フラグＦｏが出力される。また、第２の
比較器１２−Ｂからは与えられたストアアドレスとＣＰ
Ｕ　１対応の登録アドレスが一致したときに“１″とな
る一致フラグＦ１が出力される。

第１と第２の比較１２−Ａ、１２−１３においてストア
アドレスと登録アドレスが一致すればその一致アドレス
は上位アドレスと下位アドレスの両方とも単一のバッフ
ァ・インバリデーション・アドレス・バッファ１３に格
納される。それと同時に本発明では一致フラグＦｏ、Ｆ
＋の論理もバッファ１３の同一アドレスに書込まれる。

例えば、比較器１２−Ａの出力Ｆｏが“１”で比較器１
２−Ｂの出力Ｆ＋が“０”であれば、一致アドレスとと
もにバッファ・インバリデーション・アドレス・バッフ
ァ１３の同じアドレスに一致フラグ（Ｆｏ、Ｆ寛）＝（
１，０）が格納される。また、比較器１２−Ａの出力Ｆ
Ｏが“０”で比較器１２−Ｂの出力Ｆ１が“１”であれ
ば、同様に一致アドレスとともに２ビツトの一致フラグ
（Ｆａ　。

Ｆ＋）＝　（０，１＞が同じバッファアドレスに格納さ
れる。また、比較器１２−Ａと１２−Ｂの出力（Ｆｏ、
Ｆ、＋）が共に“ｌ”である場合も同様に、一致アドレ
スと（Ｆｏ、Ｆ　＋）＝　（１，１）が同じバッファア
ドレスに格納される。しかし、（Ｆａ、Ｆ＋）＝　（０
，０）のときには、ストアに等しい登録アドレスは登録
アドレス記憶回路１２−Ａ、１２−Ｂに存在しないので
、そのストアアドレスはバッファ１３には入力されない
。このようにバッファ・インバリデーション・バッファ
１３に格納されるフラグ（Ｆ０、Ｆ１）はいずれか一方
が少な（とも“１”である。

本発明のバッファ・インバリデーション・アドレス・バ
ッファ１３は出力側選択回路１４−Ａと１４−Ｂによる
優先順位決定に従って一致アドレスが出力されるまで、
一致アドレスを、例えば最大１６個までバッファリング
するので、ＣＰＵ０対応の一致アドレスもＣＰＵＩ対応
の一致アドレスも格納する。そのためバッファ１３から
一致アドレスが読み出されるときには、読み出されたそ
の一致アドレスがｃｐｕｏ対応のものであるのかＣＰＵ
Ｉ対応のものであるのかを同時に同一アドレスに格納さ
れた一致フラグ（Ｆ０、Ｆ１）を用いて区別する必要が
ある。バッファ・インバリデーション・アドレス・バッ
ファ１３から読み出される一方の一致フラグＦｏはＣＰ
Ｕ０対応の一致アドレスの送出に対する優先順位を決定
する第１の出力側選択回路１４−Ａの第１入力端子に対
するイネーブル制御信号となるためアンド回路１４０に
入力される。一方、バッファ・インバリデーション・バ
ッファ１３から読み出される他方の一致フラグＦ１は、
ＣＰＵＩ対応の一致アドレスの送出に対する優先順位を
決定する第２の出力側選択回路１４−Ｂの第１入力端子
に対するイネーブル制御信号となるためアンド回路１４
４に入力される。そして、第１と第２の出力側選択回路
１４−Ａ、１４−Ｂの各第１の入力端子にはボートＡ対
応のバッファ・インバリデーション・アドレス・バッフ
ァ１３から読み出される一致アドレスが共通にそれぞれ
アンド回路１４０と１４４を介して入力される。同様に
、第１と第２の出力側選択回路１４−Ａ、１４−Ｂの各
第２の入力端子にはボートＢ対応のバッファ・インバリ
デーション・アドレス・バッファ１６から読み出される
一致アドレスが共通にそれぞれアンド回路１４１，１４
５を介して入力される。同様に第１と第２の出力側選択
回路１４−Ａ、１４−Ｂの各第３の入力端子にはボート
Ｃ対応のバッファ・インバリデーション・アドレス・バ
ッファ１７から読み出される一致アドレスがそれぞれア
ンド回路１４２，１４６を介して共通に入力される。第
１と第２の出力側選択回路１４−Ａ、１４−Ｂの各第４
の入力端子にはポートＤ対応のバッファインバリデーシ
ョン・バッファ１８から読み出される一致アドレスがそ
れぞれアンド回路１４３，１４７を介して共通に入力さ
れる。アンド回路１４０，１４１，１４２．１４３はそ
れぞれ各バッファ１３，１６．１７．１８から出力され
る一致フラグＦｏを入力し、Ｆｏ＝１のときＣＰＵ０対
応の一致アドレスが第１の出力選択回路１４−Ａの各入
力端子がイネーブルされる。同様にアンド回路１４４，
１４５゜１４６．１４７はそれぞれ各バッファ１３，１
６゜１７．１８から出力される一致フラグＦ１を入力し
、Ｆ＋＝１のとき、ＣＰＵ１対応の一致アドレスが第２
の出力選択回路１４−Ｂの各入力端子がイネーブルされ
る。第１の出力側選択回路１４−Ａはｃｐｕｏ対応であ
り、その出力、すなわち、選択されたＣＰＵ０対応の一
致アドレスのＢｉｔ　００から２５及びＯＰから３Ｐま
での合計３０ビツトは出力レジスタ１５−Ａ−を介して
ＣＰＵ０に送出される。また第２の出力側選択回路１４
−ＢはＣＰＵ１対応であり、その出力、すなわち、選択
されたＣＰＵＩ対応の一致アドレスのＢｉｔ　００から
２５、及びＯＰから３Ｐまでの合計３０ビツトは出力レ
ジスタ１５−Ｂを介してＣＰＵ　１に送出される。ＣＰ
Ｕ０対応の一致フラグＦｏがバッファ１３から読み出さ
れ、それが“１”のとき、第１の出力側選択回路１４−
Ａの第１入力端子にアンド回路１４０を介してポー１−
Ａに関するＣ　Ｐ　ｔＪ　Ｏ対応の一致アドレスが入力
され、各ボートＡ、Ｂ。

Ｃ，Ｄ対応の各バッファ・インバリデーション・バッフ
ァ１３，１６．１７．１８からのＣＰＵ０対応の一致ア
ドレスとの間で優先順位がその選択回路で決定され、出
力される。

また、もし、ＣＰＵ１対応の一致フラグＦ＋がバッファ
１３から読み出され、それが“１”のとき、第２の出力
側選択回路の第入力端子にアンド回路１４４を介してポ
ー）Ａに関するＣＰＵＩ対応の一致アドレスが入力され
、各ポートＡ、Ｂ。

Ｃ，Ｄ対応の各バッファ・インバリデーション・アドレ
ス・バッファ１３．１６，１７．１８からのＣＰＵＩ対
応の一致アドレスとの間で優先順位がその選択回路で決
定され、出力される。

〔発明の効果〕

以上説明したように、本発明によれば、ストアアクセス
時のストアアトＣスとｃｐｕｏ及ヒＣＰＵ１対応の登録
アドレスを比較する比較器からの一致フラグを各ＣＰＵ
対応でバッファ・インバリデーション・アドレス・バッ
ファに一致アドレスと共に格納することにより、バッフ
ァ・インバリデーション・バッファの数をアクセスポー
ト数まで、減少させ、かつ出力側選択回路における優先
順位の決定制御も一致フラグを用いて簡単化し主記憶−
数制御を効率よく実行している。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
の従来のブロック図である。 １．２．３．４・・・ブロック、 １０・・・ストア・アドレス・バッファ、１１−Ａ、１
１−Ｂ・・・登録アドレス記憶回路・ １２−Ａ、１２−Ｂ・・・比較器、 １３．１６．１７．１８・・・バッファ・インバリデー
ション・アドレス・バッファ、１４−Ａ、１４−Ｂ・・
・出力側選択回路、１５−Ａ、１５−Ｂ・・・出力レジ
スタ、１００・・・入力側選択回路、 １０１．１０２−Ａ、１０２−Ｂ、１０４゜１０５−Ａ
、１０５−Ｂ・・・レジスタ。 特許出願人　　　富士通株式会社

Claims (1)

1. 【特許請求の範囲】 １）第２の処理装置で使用していた主記憶上のアドレス
   領域に第１の処理装置から書込みのアクセスを行う場合
   、そのストアアドレスが前記第２の処理装置ですでに使
   用していた登録アドレスであるかどうかの一致を調べる
   主記憶一致制御装置において、 各アクセスポート（Ａ、Ｂ、Ｃ、Ｄ）に対応する各ブロ
   ック（１、２、３、４）は、前記第１の処理装置から入
   力されるストアアドレスをバッファリングするストアア
   ドレスバッファ（１０）と、前記ストアアドレスと前記
   第２の処理装置から入力される登録アドレスを選択する
   入力側選択回路（１００）と、 前記登録アドレスを前記第２の処理装置内の各ＣＰＵ対
   応でそれぞれ格納する複数の登録アドレス記憶回路（１
   １−Ａ、１１−Ｂ）と、 前記ストアアドレスと前記各登録アドレス記憶回路（１
   １−Ａ、１１−Ｂ）からの各ＣＰＵ対応の各登録アドレ
   スとを比較し一致した場合には一致したＣＰＵ対応のフ
   ラグ（Ｆ＿０、Ｆ＿１）を出力する複数の比較器（１２
   −Ａ、１２−Ｂ）と、前記各ブロックにつき一個づつ存
   在するバッファであり、各ブロック内の前記各比較器（
   １２−Ａ、１２−Ｂ）の少なくとも一つで前記ストアア
   ドレスとＣＰＵ対応の前記登録アドレスが一致する場合
   、前記一致アドレスと前記一致アドレスがどのＣＰＵに
   対応するかを示す前記一致フラグ（Ｆ＿０、Ｆ＿１）を
   同一アドレス内に格納するバッファ・インバリデーショ
   ン・アドレス・バッファ（１３、１６、１７、１８）と
   、 前記各ブロック（１、２、３、４）ごとの前記バッファ
   ・インバリデーション・アドレス・バッファ（１３、１
   ６、１７、１８）から読出される一致アドレスがどのＣ
   ＰＵに対応するかを前記各バッファ・インバリデーショ
   ン・アドレス・バッファ（１３、１６、１７、１８）内
   に格納された前記一致フラグ（Ｆ＿０、Ｆ＿１）の論理
   によって判断し、決定された一致アドレスを各ＣＰＵ対
   応で出力する出力側選択回路（１４−Ａ、１４−Ｂ）と
   を有することを特徴とする主記憶一致制御方式。 ２）前記出力側選択回路（１４−Ａ、１４−Ｂ）は各ブ
   ロック間での優先順位を決定することを特徴とする特許
   請求の範囲第１項記載の主記憶一致制御方式。