JPH01107576A - 電界効果トランジスタとその製造方法 - Google Patents
電界効果トランジスタとその製造方法Info
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- JPH01107576A JPH01107576A JP26368787A JP26368787A JPH01107576A JP H01107576 A JPH01107576 A JP H01107576A JP 26368787 A JP26368787 A JP 26368787A JP 26368787 A JP26368787 A JP 26368787A JP H01107576 A JPH01107576 A JP H01107576A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は電界効果トランジスタとその製造方法にかか
り、特に化合物半導体を用い高周波動作に適する構造と
その製造方法に関する。
り、特に化合物半導体を用い高周波動作に適する構造と
その製造方法に関する。
（従来の技術）
化合物半導体９例えばＧａＡｓを用いたショットキ・バ
リアゲート型電界効果トランジスタは、ＧａＡｓが備え
る高い電子移動度を活かし高周波用トランジスタとして
実用化が進んでいる。また、近年はへテロ接合界面を利
用した電界効果トランジスタが、これが有する一層大き
い高速性から注目されている。これらいずれのトランジ
スタの場合もその構造は基本的には第４図に示されるよ
うに、高比抵抗ＧａＡｓ基板１０１上にイオン注入等の
手段によりｎ型ＧａＡｓ動作層１０２を、また、このｎ
型ＧａＡｓ動作層上にオーミック接触となるソース電極
１０３５とドレイン電極１０３Ｄを夫々設け、ショット
キゲート金属電極１０３Ｇをｎ型ＧａＡｓ動作層１０２
に設けられている前記ソース電極１０３Ｓとドレイン電
極１０３Ｄで挾まれた部位の上面に設けている。
リアゲート型電界効果トランジスタは、ＧａＡｓが備え
る高い電子移動度を活かし高周波用トランジスタとして
実用化が進んでいる。また、近年はへテロ接合界面を利
用した電界効果トランジスタが、これが有する一層大き
い高速性から注目されている。これらいずれのトランジ
スタの場合もその構造は基本的には第４図に示されるよ
うに、高比抵抗ＧａＡｓ基板１０１上にイオン注入等の
手段によりｎ型ＧａＡｓ動作層１０２を、また、このｎ
型ＧａＡｓ動作層上にオーミック接触となるソース電極
１０３５とドレイン電極１０３Ｄを夫々設け、ショット
キゲート金属電極１０３Ｇをｎ型ＧａＡｓ動作層１０２
に設けられている前記ソース電極１０３Ｓとドレイン電
極１０３Ｄで挾まれた部位の上面に設けている。
叙上の構造では、フォトエツチング等の技術的限界のた
めに、ソース・ゲート間の間隔をある程度大きくとる必
要があり、このためｎ型ＧａＡｓ動作層１０２による直
列抵抗の低減が戴しく、ゲート長のサブミクロン化を図
っても性能は期待する程向上しない、さらに、前記のト
ランジスタにゲート構造として用いられているショット
キ接合は、その特性が半導体層の表面状態や、ショット
キゲート金属電極１０３Ｇの形成方法に微妙に左右され
る。
めに、ソース・ゲート間の間隔をある程度大きくとる必
要があり、このためｎ型ＧａＡｓ動作層１０２による直
列抵抗の低減が戴しく、ゲート長のサブミクロン化を図
っても性能は期待する程向上しない、さらに、前記のト
ランジスタにゲート構造として用いられているショット
キ接合は、その特性が半導体層の表面状態や、ショット
キゲート金属電極１０３Ｇの形成方法に微妙に左右され
る。
このショットキ接合の不安定性は、そのままトランジス
タの特性不安定に反映する。また、ショットキ接合は接
合の障壁高さが小さく逆方向のリーク電流の低減も難し
いため、電力用トランジスタ等に応用する場合には自ず
と特性向上には限界があった。
タの特性不安定に反映する。また、ショットキ接合は接
合の障壁高さが小さく逆方向のリーク電流の低減も難し
いため、電力用トランジスタ等に応用する場合には自ず
と特性向上には限界があった。
前記ショットキ接合に起因する欠点を改善する方法とし
て、ゲート構造にｐｎ接合を用いることが考えられる。
て、ゲート構造にｐｎ接合を用いることが考えられる。
これは、例えば第５図に示すように。
高比抵抗ＧａＡｇ基板１０１の一方の主面側に設けられ
たｎ型Ｇａｎ５動作層１０２に拡散、またはイオン注入
法によって形成されたｐ型領域１０４が、ソース電極１
０３Ｓとドレイン電極１０３０とに挟まれた部位にあり
、その上にゲート電極１０３Ｇが形成されているという
構造である。
たｎ型Ｇａｎ５動作層１０２に拡散、またはイオン注入
法によって形成されたｐ型領域１０４が、ソース電極１
０３Ｓとドレイン電極１０３０とに挟まれた部位にあり
、その上にゲート電極１０３Ｇが形成されているという
構造である。
（発明が解決しようとする問題点〕
斜上の如く、第４図に示したシ迩ットキ構造の電界効果
トランジスタにおける前記問題点を改良するために提唱
された。第５図に示す従来の接合型電界効果トランジス
タにおいても次にあげる問題点がある。
トランジスタにおける前記問題点を改良するために提唱
された。第５図に示す従来の接合型電界効果トランジス
タにおいても次にあげる問題点がある。
すなわち、ゲートにｐｎ接合を用いた場合には。
ショットキ接合ゲートに比べ接合障壁も高くできる上に
金属−半導体界面に起因する不安定性も半導体同士の接
合ということで大幅に改善され、逆方向耐圧も向上する
が、前に述べたソース・ゲート間のチャネル直列抵抗の
低減に関する問題は何ら改善されるものでない、さらに
、通常の方法で形成された接合型電界効果トランジスタ
の場合には、ｐ型ゲート領域として形成されたｐ型層１
０４の長さ（Ｌ）に対しゲート金属電極１０３Ｇの長さ
（１）が小さくなり、ゲート金属電極１０３Ｇからはみ
出した部分のＰ型半導体層部１０４ａに起因してゲート
の側壁寄生容量が大きくなってトランジスタの特性劣化
は避けられず、したーがってトランジスタの特性をより
一層向上させることは困難であった。
金属−半導体界面に起因する不安定性も半導体同士の接
合ということで大幅に改善され、逆方向耐圧も向上する
が、前に述べたソース・ゲート間のチャネル直列抵抗の
低減に関する問題は何ら改善されるものでない、さらに
、通常の方法で形成された接合型電界効果トランジスタ
の場合には、ｐ型ゲート領域として形成されたｐ型層１
０４の長さ（Ｌ）に対しゲート金属電極１０３Ｇの長さ
（１）が小さくなり、ゲート金属電極１０３Ｇからはみ
出した部分のＰ型半導体層部１０４ａに起因してゲート
の側壁寄生容量が大きくなってトランジスタの特性劣化
は避けられず、したーがってトランジスタの特性をより
一層向上させることは困難であった。
この発明は、叙上の従来のショットキバリアゲート型電
界効果トランジスタおよびｐｎ接合型電界効果トランジ
スタに係る問題点を除去すべくなされた、高周波特性に
優れた接合型電界効果トランジスタの構造とその製造方
法を提供することを目的とする。
界効果トランジスタおよびｐｎ接合型電界効果トランジ
スタに係る問題点を除去すべくなされた、高周波特性に
優れた接合型電界効果トランジスタの構造とその製造方
法を提供することを目的とする。
（問題点を解決するための手段）
この発明にかかる電界効果トランジスタは、半導体基板
の一方の主面側に形成されたｎ型で第１の半導体からな
る動作層と、この動作層に形成されたリセス部と、この
リセス部内に形成された前記第１の半導体とエツチング
特性が異なる第２の半導体からなるｐ型層と、このｐ型
層上に形成された金属層からなるｐｎ接合ゲートを備え
た特徴を有し、また、その製造方法は、この高比抵抗の
半導体基板の一方の主面側に少くとも表面がｎ型である
第１の半導体からなる能動層を形成する工程と、前記能
動層の表面にリセス部を形成する工程と、前記リセス部
内の能動層の表面に前記第１の半導体とエツチング特性
が異なる第２の半導体からなるｐ型層を積層形成する工
程と、前記ｐ型層上に金属層を形成する工程と、前記金
属層を所望の形状にパターニングしこれをマスクにして
前記ｐ型層を選択的に除去する工程を備え、ｐｎ接合ゲ
ートを前記リセス部内に形成するようにしたことを特徴
とする。
の一方の主面側に形成されたｎ型で第１の半導体からな
る動作層と、この動作層に形成されたリセス部と、この
リセス部内に形成された前記第１の半導体とエツチング
特性が異なる第２の半導体からなるｐ型層と、このｐ型
層上に形成された金属層からなるｐｎ接合ゲートを備え
た特徴を有し、また、その製造方法は、この高比抵抗の
半導体基板の一方の主面側に少くとも表面がｎ型である
第１の半導体からなる能動層を形成する工程と、前記能
動層の表面にリセス部を形成する工程と、前記リセス部
内の能動層の表面に前記第１の半導体とエツチング特性
が異なる第２の半導体からなるｐ型層を積層形成する工
程と、前記ｐ型層上に金属層を形成する工程と、前記金
属層を所望の形状にパターニングしこれをマスクにして
前記ｐ型層を選択的に除去する工程を備え、ｐｎ接合ゲ
ートを前記リセス部内に形成するようにしたことを特徴
とする。
（作 用）
この発明はリセス部内にゲート電極を設けるため、チャ
ネルの直列抵抗の低減が図れる上に、ゲ−トとしてｐｎ
接合を用いることによりショットキ接合ゲートに比べて
ゲートの安定性およびゲート耐圧を向上させることがで
きる。また、このｐｎ接合ゲートはゲート電極をマスク
としてエツチングにより形成されるので、ｐｎ接合の領
域と、ゲート電極の領域は概略型なり、側壁容量等によ
る特性劣化も大きく低減できる。
ネルの直列抵抗の低減が図れる上に、ゲ−トとしてｐｎ
接合を用いることによりショットキ接合ゲートに比べて
ゲートの安定性およびゲート耐圧を向上させることがで
きる。また、このｐｎ接合ゲートはゲート電極をマスク
としてエツチングにより形成されるので、ｐｎ接合の領
域と、ゲート電極の領域は概略型なり、側壁容量等によ
る特性劣化も大きく低減できる。
（実施例）
以下、この発明における第１の発明の一実施例につき図
面を参照して説明する。
面を参照して説明する。
第１図は第１の発明の一実施例に係るＩｎＰ接合型電界
効果トランジスタ（以下、ＪＦＥＴと略称）の断面図を
示す、第１図において、 １Ｇは半絶縁性ＩｎＰ基板で
、その一方の主面側にクロライドＶＰＥ！（Ｖａｐｏｒ
Ｐｈａｓｅ Ｅｐｉｔａｘｉａｌ）法によりバッファ
層１１゜ｎ型動作層１２が連続気相成長形成されている
。なお、このｎ型動作層１２は少くともその表面がｎ型
に形成されていればよい。
効果トランジスタ（以下、ＪＦＥＴと略称）の断面図を
示す、第１図において、 １Ｇは半絶縁性ＩｎＰ基板で
、その一方の主面側にクロライドＶＰＥ！（Ｖａｐｏｒ
Ｐｈａｓｅ Ｅｐｉｔａｘｉａｌ）法によりバッファ
層１１゜ｎ型動作層１２が連続気相成長形成されている
。なお、このｎ型動作層１２は少くともその表面がｎ型
に形成されていればよい。
次に、前記ｎ型動作層１２上にはＡｕＧｅ合金層で離間
して形成されたソース電極１３Ｓ、ドレイン電極１３０
と、これら画電極に挟まれたｎ型動作層１２の表面の一
部にリセス部１４が設けられ、このリセス部１４にゲー
ト電極、１３Ｇが形成されている。このゲート電極１３
Ｇは、ｎ型動作Ｍ１２上にこれとρ１接合を形成すべく
分子線エピタキシャル法ＣＭＢＥ ：Ｍｏ１ｅｃｕｌａ
ｒ Ｂｅａｔｓ Ｅｐｆｔａｘｆａｌ）で形成されたｐ
型ＧａＡｓ半導体層１５ａを下層としこれに積層形成さ
れたＴｉ金属層１５ｂの上層からなっている。
して形成されたソース電極１３Ｓ、ドレイン電極１３０
と、これら画電極に挟まれたｎ型動作層１２の表面の一
部にリセス部１４が設けられ、このリセス部１４にゲー
ト電極、１３Ｇが形成されている。このゲート電極１３
Ｇは、ｎ型動作Ｍ１２上にこれとρ１接合を形成すべく
分子線エピタキシャル法ＣＭＢＥ ：Ｍｏ１ｅｃｕｌａ
ｒ Ｂｅａｔｓ Ｅｐｆｔａｘｆａｌ）で形成されたｐ
型ＧａＡｓ半導体層１５ａを下層としこれに積層形成さ
れたＴｉ金属層１５ｂの上層からなっている。
なお、斜上の各電極層は斜上の実施例に限定されること
なく、ｎ型動作層およびｐ型半導体層１５ａの夫々にオ
ーム性接触を形成する金属、さらにはこれらの金属を最
下層とした積層（２層以上の）構造であってもよい。
なく、ｎ型動作層およびｐ型半導体層１５ａの夫々にオ
ーム性接触を形成する金属、さらにはこれらの金属を最
下層とした積層（２層以上の）構造であってもよい。
次に、第２の発明にかかるＪＦＥＴの製造方法の一実施
例につき、工程順に示す断面図の第２図ａ〜Ｃによって
説明する。
例につき、工程順に示す断面図の第２図ａ〜Ｃによって
説明する。
先ず第２図ａに示すように、半絶縁性ＩｎＰ基板１０上
にドナー密度１０”ａｌｌ−”以下のバッファ層１１を
約１μ■、ドナー密度が１．５ Ｘ １０１７０ｍ−３
のｎ型動作層１２を０．４５μｍクロライドＶＰＥ法に
よって連続気相成長し、続いて通常のフォトエツチング
工程により前記動作層１２に深さ約０．２μｍのリセス
部１４を形成する。
にドナー密度１０”ａｌｌ−”以下のバッファ層１１を
約１μ■、ドナー密度が１．５ Ｘ １０１７０ｍ−３
のｎ型動作層１２を０．４５μｍクロライドＶＰＥ法に
よって連続気相成長し、続いて通常のフォトエツチング
工程により前記動作層１２に深さ約０．２μｍのリセス
部１４を形成する。
次に、第２図すに示すように、この基板上全面にＭＢＥ
法によりアクセプター密度２ Ｘ １０” ＣＩ＋−”
の高濃度ｐ型ＧａＡｓ層１５ａを厚さ８００人成長させ
る。
法によりアクセプター密度２ Ｘ １０” ＣＩ＋−”
の高濃度ｐ型ＧａＡｓ層１５ａを厚さ８００人成長させ
る。
続いてリフトオフ法によりゲート長１μｍのＡｕ／Ｐｔ
／Ｔｉの積層構造からなる金属電極１５ｂを形成し、こ
れをマスクにしてＣＨＦ、ガスを用いた反応性イオンエ
ツチング（ＲＩＥ ： Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）法によりＧａＡｓとＩｎＰのエツチング
レートの違いを利用ひゲート電極部以外のｐ型層のみ除
去して第２図Ｃに示すような構造を得る。この後、さら
にＡｕＧｅ−Ｎｉ積層構造を蒸着、リフトオフによって
形成し、合金化処理を施して、ソース電極１３Ｓ、ドレ
イン電極１３０を形成し、第１図に示すＪＦＥＴを得る
。
／Ｔｉの積層構造からなる金属電極１５ｂを形成し、こ
れをマスクにしてＣＨＦ、ガスを用いた反応性イオンエ
ツチング（ＲＩＥ ： Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）法によりＧａＡｓとＩｎＰのエツチング
レートの違いを利用ひゲート電極部以外のｐ型層のみ除
去して第２図Ｃに示すような構造を得る。この後、さら
にＡｕＧｅ−Ｎｉ積層構造を蒸着、リフトオフによって
形成し、合金化処理を施して、ソース電極１３Ｓ、ドレ
イン電極１３０を形成し、第１図に示すＪＦＥＴを得る
。
斜上の方法で得られたディプレッシゴン型電界効果トラ
ンジスタは相互コンダクタンスが２００ｍ５／ｍｍ以上
の高性能を示し、高周波特性も良好であった。
ンジスタは相互コンダクタンスが２００ｍ５／ｍｍ以上
の高性能を示し、高周波特性も良好であった。
なお、斜上の実施例の製造方法においては動作層１２を
クロライドＶＰＥ法で形成したが、これは他の方法１例
えばＳｉをイオン注入して形成してもよい、また、ｐ型
ＧａＡｓ層１５ａの形成はＭＢＩＩＥ法によらず有機金
属気相成長法（ＭＯＣＶＤ ： Ｍｅｔａｌ Ｏｒｇａ
ｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ法）で施してもよい。
クロライドＶＰＥ法で形成したが、これは他の方法１例
えばＳｉをイオン注入して形成してもよい、また、ｐ型
ＧａＡｓ層１５ａの形成はＭＢＩＩＥ法によらず有機金
属気相成長法（ＭＯＣＶＤ ： Ｍｅｔａｌ Ｏｒｇａ
ｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ法）で施してもよい。
さらに、ゲート電極におけるＴｉ金属層１５ｂ部をマス
クにして下層のｐ ｆＪＧａＡｓＪｇ１５ａをエツチン
グする工程は、さらに下層のｎ型層１２と除去されるＰ
型層１５ａとの選択エツチングを利用することが肝要で
あり、従って、 ＲＩＥ法に限られることなく、ウェ
ットエツチングによっても目的は達せられる。
クにして下層のｐ ｆＪＧａＡｓＪｇ１５ａをエツチン
グする工程は、さらに下層のｎ型層１２と除去されるＰ
型層１５ａとの選択エツチングを利用することが肝要で
あり、従って、 ＲＩＥ法に限られることなく、ウェ
ットエツチングによっても目的は達せられる。
前記実施例においてはゲート電極１３Ｇにおける下層の
ｐ型ＧａＡｓ層１５ａの過度のサイドエツチングを避け
るためにＲＩＥ法を用いた。
ｐ型ＧａＡｓ層１５ａの過度のサイドエツチングを避け
るためにＲＩＥ法を用いた。
また、斜上の実施例においては、ｎ型動作層１２として
ＩｎＰ半導体、ｐ型層１５ａとしてＧａＡｓ半導体の場
合について説明したが、ｎ型動作層１２として例えば移
動度が高いＩｎ、 、、、Ｇａ、 、４．Ａｓ層を用い
、ｐ型層１５ａとしてＩｎＰ半導体層、または、場合に
よってはＧａＡｓ半導体層を用いてもよいことは斜上の
説明から明らかである。
ＩｎＰ半導体、ｐ型層１５ａとしてＧａＡｓ半導体の場
合について説明したが、ｎ型動作層１２として例えば移
動度が高いＩｎ、 、、、Ｇａ、 、４．Ａｓ層を用い
、ｐ型層１５ａとしてＩｎＰ半導体層、または、場合に
よってはＧａＡｓ半導体層を用いてもよいことは斜上の
説明から明らかである。
次にこの発明は第３図によって説明するヘテロ接合界面
を有する構造に対しても応用できる。すなわち、第３図
のＪＦＥＴに於て、２０は半絶縁性ＧａＡｓ基板、２１
は不純物がドープされていないＧａＡｓ層。
を有する構造に対しても応用できる。すなわち、第３図
のＪＦＥＴに於て、２０は半絶縁性ＧａＡｓ基板、２１
は不純物がドープされていないＧａＡｓ層。
２２はｎ型ＡｌＧａＡ１１層、２３はこのＡｌＧａＡｓ
層２２に形成されたリセス部、２４ｂはｐ型ＧａＡｓ層
、２４ａはこのｐ型ＧａＡｓ層２４ｂの上面に形成され
たゲート電極金属部。
層２２に形成されたリセス部、２４ｂはｐ型ＧａＡｓ層
、２４ａはこのｐ型ＧａＡｓ層２４ｂの上面に形成され
たゲート電極金属部。
２４Ｓはソース電極、２４Ｄはドレイン電極である。こ
°のＪＦＥＴは前記ゲート電極金属部２４ａとその下層
のｐ型ＧａＡｓ層２４ｂからなるｐｎ接合ゲート２４Ｇ
によって二次元電子層２５を制御してトランジスタ動作
を行なわせるもので、低雑音素子として非常に優れた特
性を示すものである。
°のＪＦＥＴは前記ゲート電極金属部２４ａとその下層
のｐ型ＧａＡｓ層２４ｂからなるｐｎ接合ゲート２４Ｇ
によって二次元電子層２５を制御してトランジスタ動作
を行なわせるもので、低雑音素子として非常に優れた特
性を示すものである。
このＪＦＥＴの製造方法は先の実施例の製造方法とは、
半絶縁性ＧａＡｓ基板２０上にｎ型ＡｌＧａＡｓ層２２
を最上層とするヘテロ接合を有する結晶を、ＭＢＨ法或
は、ＭＯＣＶＤ法にて成長させる工程（第２図ａに相当
）が異なるのみで、第２図す以後に説明されている工程
に本質的な変化はなく２先の実施例に於けるｎ型ＩｎＰ
層１２とＰ型ＧａＡｓ層１５ａとの関係をｎ型ＡｌＧａ
Ａｓ層２２とｐ型ＧａＡｓ層２４ｂとの関係に置き替え
て工程を進めれば良い。
半絶縁性ＧａＡｓ基板２０上にｎ型ＡｌＧａＡｓ層２２
を最上層とするヘテロ接合を有する結晶を、ＭＢＨ法或
は、ＭＯＣＶＤ法にて成長させる工程（第２図ａに相当
）が異なるのみで、第２図す以後に説明されている工程
に本質的な変化はなく２先の実施例に於けるｎ型ＩｎＰ
層１２とＰ型ＧａＡｓ層１５ａとの関係をｎ型ＡｌＧａ
Ａｓ層２２とｐ型ＧａＡｓ層２４ｂとの関係に置き替え
て工程を進めれば良い。
以上述べたようにこの発明によれば、リセス構造内にゲ
ート電極用金属をマスクに下層のＰ型層をエツチングし
てｐｎ接合ゲートを形成することによりチャネル直列抵
抗を低減でき、ゲート耐圧が良好で安定したＪＦＥＴを
提供できる。加えて上述のゲート形成工程から明らかな
ように、ｐｎ接合の領域とゲート電極はマスク合せの工
程を必要とせず、自動的に積層構造として形成されるた
めゲート耐圧のばらつきが小さくなり、 ＦＥＴ特性
の均一性、ひいては再現性も向上し生産性向上にも効果
が顕著である。さらにｐｎ型接合領域と金属電極とのず
れが非常に少なく抑えられるためにゲート側壁容量が低
減され、素子特性を更に向上させることが可能となる。
ート電極用金属をマスクに下層のＰ型層をエツチングし
てｐｎ接合ゲートを形成することによりチャネル直列抵
抗を低減でき、ゲート耐圧が良好で安定したＪＦＥＴを
提供できる。加えて上述のゲート形成工程から明らかな
ように、ｐｎ接合の領域とゲート電極はマスク合せの工
程を必要とせず、自動的に積層構造として形成されるた
めゲート耐圧のばらつきが小さくなり、 ＦＥＴ特性
の均一性、ひいては再現性も向上し生産性向上にも効果
が顕著である。さらにｐｎ型接合領域と金属電極とのず
れが非常に少なく抑えられるためにゲート側壁容量が低
減され、素子特性を更に向上させることが可能となる。
第１図はこの発明の一実施例のｐｎ接合ゲート型電界効
果トランジスタの断面図、第２図ａないしＣはこの発明
の一実施例のｐｎ接合ゲート型電界効果トランジスタの
製造方法を工程順に示すいずれも断面図、第３図は別の
実施例のへテロ接合を用いたｐｎ接合型電界効果トラン
ジスタの断面図、第４図は従来のショットキバリアゲー
ト型電界効果トランジスタの断面図、第５図は従来のｐ
ｎ接合型電界効果トランジスタの断面図である。 １ｏ−−−−−−一−−−半絶縁性ＩｎＰ基板１１−−
−−−−−−−−バッファ層 １２、２２−−−一−−ｎ型動作層 １３Ｓ、 ２４Ｓ−−−−ソース電極 １３０、２４Ｄ−−−−ドレイン電極 １３Ｇ、 ２４Ｇ−−−−ゲート電極 １４、２３−−−−−−リセス部
果トランジスタの断面図、第２図ａないしＣはこの発明
の一実施例のｐｎ接合ゲート型電界効果トランジスタの
製造方法を工程順に示すいずれも断面図、第３図は別の
実施例のへテロ接合を用いたｐｎ接合型電界効果トラン
ジスタの断面図、第４図は従来のショットキバリアゲー
ト型電界効果トランジスタの断面図、第５図は従来のｐ
ｎ接合型電界効果トランジスタの断面図である。 １ｏ−−−−−−一−−−半絶縁性ＩｎＰ基板１１−−
−−−−−−−−バッファ層 １２、２２−−−一−−ｎ型動作層 １３Ｓ、 ２４Ｓ−−−−ソース電極 １３０、２４Ｄ−−−−ドレイン電極 １３Ｇ、 ２４Ｇ−−−−ゲート電極 １４、２３−−−−−−リセス部
Claims (2)
- （１）半導体基板の一方の主面側に形成されたｎ型で第
１の半導体からなる動作層と、この動作層に形成された
リセス部と、このリセス部内に形成され前記第１の半導
体とエッチング特性が異なる第２の半導体からなるｐ型
層と、このｐ型層上に形成された金属層からなるｐｎ接
合ゲートを備えた電界効果トランジスタ。 - （２）高比抵抗の半導体基板の一方の主面側に少くとも
表面がｎ型である第１の半導体からなる動作層を形成す
る工程と、前記動作層の表面にリセス部を形成する工程
と、前記リセス部内の動作層の表面に前記第１の半導体
とエッチング特性が異なる第２の半導体からなるｐ型層
を積層形成する工程と、前記ｐ型層上に金属層を形成す
る工程と、前記金属層を所望の形状にパターニングしこ
れをマスクにして前記ｐ型層を選択的に除去する工程を
備え、ｐｎ接合ゲートを前記リセス部内に形成したこと
を特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26368787A JPH01107576A (ja) | 1987-10-21 | 1987-10-21 | 電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26368787A JPH01107576A (ja) | 1987-10-21 | 1987-10-21 | 電界効果トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01107576A true JPH01107576A (ja) | 1989-04-25 |
Family
ID=17392944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26368787A Pending JPH01107576A (ja) | 1987-10-21 | 1987-10-21 | 電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01107576A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010135641A (ja) * | 2008-12-05 | 2010-06-17 | Panasonic Corp | 電界効果トランジスタ及びその製造方法 |
-
1987
- 1987-10-21 JP JP26368787A patent/JPH01107576A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010135641A (ja) * | 2008-12-05 | 2010-06-17 | Panasonic Corp | 電界効果トランジスタ及びその製造方法 |
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