JPH01108807A - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPH01108807A JPH01108807A JP62267224A JP26722487A JPH01108807A JP H01108807 A JPH01108807 A JP H01108807A JP 62267224 A JP62267224 A JP 62267224A JP 26722487 A JP26722487 A JP 26722487A JP H01108807 A JPH01108807 A JP H01108807A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 8
- 238000001514 detection method Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、パルス発生回路に関する。
背景技術
電子回路の試験を行う際には、予め定めた一定の比率で
周波数が変化するパルス発生回路が必要となる。このよ
うな場合に、たとえば第４図に示されるフェーズロック
ループ周波数シンセサイザ（以下、ＰＬＬ回路）１が従
来から使用されている。基準周波数信号発生回路２から
は、予め定めた一定の周波数を有するパルスが発生され
て、位相検出回路３の一方の入力端子３ａに与えられる
。
周波数が変化するパルス発生回路が必要となる。このよ
うな場合に、たとえば第４図に示されるフェーズロック
ループ周波数シンセサイザ（以下、ＰＬＬ回路）１が従
来から使用されている。基準周波数信号発生回路２から
は、予め定めた一定の周波数を有するパルスが発生され
て、位相検出回路３の一方の入力端子３ａに与えられる
。
位相検出回路３は、もう１つ他の入力端子３ｂを有して
おり、入力端子３ａ、３ｂに与えられる信号の位相差に
対応する電圧を有する信号を出力端子３Ｃに導出して、
電圧制御形発振回路４に与える、電圧制御層発振回路４
は、入力される電圧に対応する周波数を有するパルスを
導出し、この出力は分周回路５に与えられ、分周比設定
回路６から与えられる分周比Ｎ１で、電圧制御層発振回
路４の出力を分周して、位相検出回路３の入力端子３ｂ
に与える０位相検出回路３は、その出力端子３Ｃに入力
端子３ａと入力端子３ｂに与えられる信号の位相差が零
となる方向の電圧およびその極性を有する信号を導出す
る。
おり、入力端子３ａ、３ｂに与えられる信号の位相差に
対応する電圧を有する信号を出力端子３Ｃに導出して、
電圧制御形発振回路４に与える、電圧制御層発振回路４
は、入力される電圧に対応する周波数を有するパルスを
導出し、この出力は分周回路５に与えられ、分周比設定
回路６から与えられる分周比Ｎ１で、電圧制御層発振回
路４の出力を分周して、位相検出回路３の入力端子３ｂ
に与える０位相検出回路３は、その出力端子３Ｃに入力
端子３ａと入力端子３ｂに与えられる信号の位相差が零
となる方向の電圧およびその極性を有する信号を導出す
る。
基準周波数信号発生回路２からは、第５図（１）に示さ
れる信号が与えられる０分周比設定回路６において分周
比Ｎ１を１に設定した状態から分周比Ｎ１を４に変化さ
せて設定した場合を想定する。
れる信号が与えられる０分周比設定回路６において分周
比Ｎ１を１に設定した状態から分周比Ｎ１を４に変化さ
せて設定した場合を想定する。
第５図（２）は、電圧制御層発振回路４から導出される
電圧波形を示す０分周比Ｎ１＝１の状態から時刻ｔ１に
おいて、分周比Ｎ１＝４に変化すると、ロックイン時間
Ｗ後の時刻ｔ２で安定した周波数の信号がＰＬＬ回路１
から出力される。第５図（３）は位相検出回路３の出力
電圧レベルの変化を示しており、位相検出回路３の出力
電圧レベルは、同図中に示されるように、時刻ｔ１にお
いて直ちには変化せず、徐々に上昇して、時刻ｔ２に安
定したレベルとなる。これに対応して、電圧制御層発振
回路４の出力は、第５図（２）のようになることになる
。
電圧波形を示す０分周比Ｎ１＝１の状態から時刻ｔ１に
おいて、分周比Ｎ１＝４に変化すると、ロックイン時間
Ｗ後の時刻ｔ２で安定した周波数の信号がＰＬＬ回路１
から出力される。第５図（３）は位相検出回路３の出力
電圧レベルの変化を示しており、位相検出回路３の出力
電圧レベルは、同図中に示されるように、時刻ｔ１にお
いて直ちには変化せず、徐々に上昇して、時刻ｔ２に安
定したレベルとなる。これに対応して、電圧制御層発振
回路４の出力は、第５図（２）のようになることになる
。
発明が解決すべき問題点
前述のようなＰＬＬ回路１は、アナログ回路によって構
成されているため、その応答が悪く、希望する分周比を
有するパルスが得られるまでのロックイン時ｒｒ：ＪＷ
が比較的長い。
成されているため、その応答が悪く、希望する分周比を
有するパルスが得られるまでのロックイン時ｒｒ：ＪＷ
が比較的長い。
本発明の目的は、分周比の設定後、直ちに希望する周波
数を有するパルスを得ることができるようにしたパルス
発生回路を提供することである。
数を有するパルスを得ることができるようにしたパルス
発生回路を提供することである。
問題点を解決するための手段
本発明は、予め定めた一定の周波数を有するパルスを発
生する基本パルス発生回路と、予め定めた値を表すデジ
タル値を出力する数値Ｎ設定回路と。
生する基本パルス発生回路と、予め定めた値を表すデジ
タル値を出力する数値Ｎ設定回路と。
前記数値Ｎ設定回路からの出力に応答し、基本パルス発
生回路からのパルスの受信のたびごとに、数値Ｎ設定回
路からの出力を導出する第１ラッチ回路Ｒ１と、 第１ラッチ回路Ｒ１の出力を受信する第１入力端子８０
〜Ｂ ＆−１と、外部からのデジタル信号を入力する第
２入力端子Ａ、〜Ａ７−０とを有し、第１入力端子Ｂ、
〜Ｂ ｔ−１および第２入力端子Ａ０〜Ａ、、−＋に与
えられる信号を加算し、その加算結果を導出する出力端
子Ｑ、〜Ｑ ｗ −１を有する加算回路ＡＤと、加算回
路ＡＤの出力端子Ｑ０〜Ｑニー１からの出力を受信し、
基本パルス発生回路からのパルスの受信のたびごとに、
加算回路ＡＤの出力端子Ｑ０〜Ｑ ｗ −１の出力を、
加算回路ＡＤの第２入力端子Ａ０〜Ａ、−１に与える第
２ラッチ回路Ｒ２とを含むことを特徴とするパルス発生
回路である。
生回路からのパルスの受信のたびごとに、数値Ｎ設定回
路からの出力を導出する第１ラッチ回路Ｒ１と、 第１ラッチ回路Ｒ１の出力を受信する第１入力端子８０
〜Ｂ ＆−１と、外部からのデジタル信号を入力する第
２入力端子Ａ、〜Ａ７−０とを有し、第１入力端子Ｂ、
〜Ｂ ｔ−１および第２入力端子Ａ０〜Ａ、、−＋に与
えられる信号を加算し、その加算結果を導出する出力端
子Ｑ、〜Ｑ ｗ −１を有する加算回路ＡＤと、加算回
路ＡＤの出力端子Ｑ０〜Ｑニー１からの出力を受信し、
基本パルス発生回路からのパルスの受信のたびごとに、
加算回路ＡＤの出力端子Ｑ０〜Ｑ ｗ −１の出力を、
加算回路ＡＤの第２入力端子Ａ０〜Ａ、−１に与える第
２ラッチ回路Ｒ２とを含むことを特徴とするパルス発生
回路である。
作 用
本発明においては、加算回路ＡＤでは第１入力端子８０
〜Ｂ ＋−＋に与えられたデジタル値を、第２ラッチ回
路Ｒ２の出力に、基本パルス発生回路の発生するパルス
の受信のたびごとに加算していく。
〜Ｂ ＋−＋に与えられたデジタル値を、第２ラッチ回
路Ｒ２の出力に、基本パルス発生回路の発生するパルス
の受信のたびごとに加算していく。
この加算回路ＡＤの出力の、たとえば最高位ビットの信
号が出力として取出される。このような構成によれば、
ＰＬＬ回路における比較的長いロックイン時間を必要と
せず、第１ラッチ回路Ｒ１に数値Ｎ設定回路によって設
定する設定値Ｎの設定後、直ちに希望する周波数を有す
るパルスを得ることができるようになる。
号が出力として取出される。このような構成によれば、
ＰＬＬ回路における比較的長いロックイン時間を必要と
せず、第１ラッチ回路Ｒ１に数値Ｎ設定回路によって設
定する設定値Ｎの設定後、直ちに希望する周波数を有す
るパルスを得ることができるようになる。
実施例
第１図は、本発明の一実施例であるパルス発生回路１０
の基本的な構成を示すブロック図である。
の基本的な構成を示すブロック図である。
数値Ｎ設定回路１１は、予め定めた２進ｉビツトで表さ
れるデジタル値Ｎをｉビット並列に、第１ラッチ回路Ｒ
１の入力端子Ｄ０〜Ｄ、−１に与える。
れるデジタル値Ｎをｉビット並列に、第１ラッチ回路Ｒ
１の入力端子Ｄ０〜Ｄ、−１に与える。
第１ラッチ回路Ｒ７は、与えられたデジタル値Ｎを一時
保持し、基準周波数信号発生回路１２より与えられる基
本クロック信号に同期して、その出力端子Ｐ０〜Ｐ、−
１から、加算器ＡＤの第１入力端子８０〜Ｂ１−１にｉ
ビット並列に与える。加算器ＡＤには、さらにその第２
入力端子Ａ０〜Ａａ−１に、第２ラッチ回路Ｒ２よりそ
の出力端子Ｔ０〜Ｔ、、−１からｎビット並列にデジタ
ル信号が与えられる。
保持し、基準周波数信号発生回路１２より与えられる基
本クロック信号に同期して、その出力端子Ｐ０〜Ｐ、−
１から、加算器ＡＤの第１入力端子８０〜Ｂ１−１にｉ
ビット並列に与える。加算器ＡＤには、さらにその第２
入力端子Ａ０〜Ａａ−１に、第２ラッチ回路Ｒ２よりそ
の出力端子Ｔ０〜Ｔ、、−１からｎビット並列にデジタ
ル信号が与えられる。
加算器ＡＤは、その第１入力端子８０〜Ｂ ｌ−１に与
えられるデジタル信号と、その第２入力端子Ａ０〜Ａ
ｈ −１に与えられるデジタル信号とを加算し、その出
力端子Ｑｏ〜ＱＶ−１から、その加算結果に対応するデ
ジタル信号をにビット並列に第２ラッチ回路Ｒ２の入力
端子Ｓ０〜５ｋ−１に与える。第２ラッチ回路Ｒ２は、
前記入力端子８０〜Ｓ、−１に与えられたデジタル信号
を一時保持し、基準周波数信号発生回路１２から基本ク
ロック信号が与えられるごとに、その出力端子Ｔ０〜ｌ
−＋から保持しているデジタル信号を加算器ＡＤの第２
入力端子Ａ。〜Ａ ｎ −ｌにｎビット並列に与える。
えられるデジタル信号と、その第２入力端子Ａ０〜Ａ
ｈ −１に与えられるデジタル信号とを加算し、その出
力端子Ｑｏ〜ＱＶ−１から、その加算結果に対応するデ
ジタル信号をにビット並列に第２ラッチ回路Ｒ２の入力
端子Ｓ０〜５ｋ−１に与える。第２ラッチ回路Ｒ２は、
前記入力端子８０〜Ｓ、−１に与えられたデジタル信号
を一時保持し、基準周波数信号発生回路１２から基本ク
ロック信号が与えられるごとに、その出力端子Ｔ０〜ｌ
−＋から保持しているデジタル信号を加算器ＡＤの第２
入力端子Ａ。〜Ａ ｎ −ｌにｎビット並列に与える。
加算器ＡＤの出力端子Ｑ０〜Ｑ ｗ −＋のうち、最高
位ビットに対応する出力端子Ｑ ｋ−＋の出力は、パル
ス発生回路１０の出力信号として出力される。
位ビットに対応する出力端子Ｑ ｋ−＋の出力は、パル
ス発生回路１０の出力信号として出力される。
以下において、
ｉ ＝＝に＝ｎ ・・・（１）
である場合、すなわち第１ラツチ回路Ｒ１，加算器ＡＤ
、および第２ラッチ回路Ｒ２のそれぞれの入力および出
力が、いずれもｎビット並列に行われる場合を想定して
、パルス発生回路１０の動作を説明する。
である場合、すなわち第１ラツチ回路Ｒ１，加算器ＡＤ
、および第２ラッチ回路Ｒ２のそれぞれの入力および出
力が、いずれもｎビット並列に行われる場合を想定して
、パルス発生回路１０の動作を説明する。
数値Ｎ設定回路１１が出力するデジタル値Ｎが、基準周
波数発生回路１２が発生する基本クロック信号の入力毎
に加算器ＡＤでｆｌ算される。
波数発生回路１２が発生する基本クロック信号の入力毎
に加算器ＡＤでｆｌ算される。
ｔ＋＋＝ ｉ ｎｔ （２ｈ／Ｎ） −（２
）（ただし、ｉｎｔは整数部分のみを関数値とする関数
である）とすると、基本クロック信号がｔ。回またはく
シ鱈＋１）凹入力される毎に加算器ＡＤの最高位ビット
に対応する出力端子Ｑ ｗ−＋の出力は１周期を繰返す
。したがってパルス発生回路１０は基準周波数信号発生
回路１２が発生する基本クロック信号をｔｗ分周または
（ｔ、＋１）分周することになる。
）（ただし、ｉｎｔは整数部分のみを関数値とする関数
である）とすると、基本クロック信号がｔ。回またはく
シ鱈＋１）凹入力される毎に加算器ＡＤの最高位ビット
に対応する出力端子Ｑ ｗ−＋の出力は１周期を繰返す
。したがってパルス発生回路１０は基準周波数信号発生
回路１２が発生する基本クロック信号をｔｗ分周または
（ｔ、＋１）分周することになる。
したがってパルス発生回路１０の分周比は加算器ＡＤの
出力端子のビット数ｎと、数値Ｎ設定回路１１が第１ラ
ッチ回路Ｒ１に与えるデジタル値Ｎとによって決定され
ることになる。ただし、基本クロックの１クロック分の
誤差はある。基準周波数信号発生回路１２から与えられ
る基本クロック信号の数と、加算器ＡＤの出力端子Ｑ０
〜Ｑ ｈ −＋に導出される信号の論理値と、加算器Ａ
Ｄの出力端子Ｑ７−１の出力信号に対応する論理値が第
１表に示される。
出力端子のビット数ｎと、数値Ｎ設定回路１１が第１ラ
ッチ回路Ｒ１に与えるデジタル値Ｎとによって決定され
ることになる。ただし、基本クロックの１クロック分の
誤差はある。基準周波数信号発生回路１２から与えられ
る基本クロック信号の数と、加算器ＡＤの出力端子Ｑ０
〜Ｑ ｈ −＋に導出される信号の論理値と、加算器Ａ
Ｄの出力端子Ｑ７−１の出力信号に対応する論理値が第
１表に示される。
第 １ 表
第２図は、前記パルス発生口Ｆ！＠ １０の動作を説明
するためのタイミングチャートである。第２Ｉ２１（１
）は、基準周波数信号発生回路１２が発生する基本クロ
ック信号を示しており、第２図（２）は、加算器ＡＤの
最高位ビットに対応する出力端子Ｑ。−１から出力され
る信号、すなわちパルス発生回路１０の出力信号を示し
ている。時刻Ｔ１以前の期間において、数値Ｎ設定回路
１１が出力するデジタル値Ｎはｊｌに設定されており、
このときパルス発生回路１０における分周比ｔｅｌは、
ｔａ１＝ ｉ ｎ ｔ （２″／ Ｊ １ ）
・・・（３）となっている。時刻Ｔ１において、数値Ｎ
設定回路１１が出力するデジタル値Ｎが、ｊｌからｊ２
に変わった場合において、パルス発生回路１０は直ちに
その分周比１．□が、 ｔ、、＝ｉ ｎｔ （２″／ｊ ２） ・・・（
４）となる、すなわち、先行技術のＰＬＬ回路１におい
て必要とされたロックイン時間Ｗは必要とされず、した
がって、分周比の変更が、数値Ｎ設定回路１１における
デジタル値Ｎの設定を変更することによって直ちに行わ
れることになる。
するためのタイミングチャートである。第２Ｉ２１（１
）は、基準周波数信号発生回路１２が発生する基本クロ
ック信号を示しており、第２図（２）は、加算器ＡＤの
最高位ビットに対応する出力端子Ｑ。−１から出力され
る信号、すなわちパルス発生回路１０の出力信号を示し
ている。時刻Ｔ１以前の期間において、数値Ｎ設定回路
１１が出力するデジタル値Ｎはｊｌに設定されており、
このときパルス発生回路１０における分周比ｔｅｌは、
ｔａ１＝ ｉ ｎ ｔ （２″／ Ｊ １ ）
・・・（３）となっている。時刻Ｔ１において、数値Ｎ
設定回路１１が出力するデジタル値Ｎが、ｊｌからｊ２
に変わった場合において、パルス発生回路１０は直ちに
その分周比１．□が、 ｔ、、＝ｉ ｎｔ （２″／ｊ ２） ・・・（
４）となる、すなわち、先行技術のＰＬＬ回路１におい
て必要とされたロックイン時間Ｗは必要とされず、した
がって、分周比の変更が、数値Ｎ設定回路１１における
デジタル値Ｎの設定を変更することによって直ちに行わ
れることになる。
数１ｉ１Ｎ設定回路１１が出力するデジタル値Ｎに対す
るパルス発生回路１０の出力信号の周期の最大誤差率Δ
εは、基本クロック信号の周期をｔ。
るパルス発生回路１０の出力信号の周期の最大誤差率Δ
εは、基本クロック信号の周期をｔ。
とすると、
ＮＮＡＸ
２ ’ ＮＮＡＸ ・・・（５
）（ただし、Ｎ□８はデジタル値Ｎのとり得る最大値で
ある）となる。ここで数値Ｎ設定回路１１が出力するデ
ジタル値Ｎが８ビツトのデジタル値であるとき、Ｎ、Ａ
、＝ ２５５ ・・・（６）であり
、誤差を０．１％以下にする場合、Δε＝０．００１
・・・（７）である、また、 Ｎ 、ｌｈｘ ≦０．００１ ・・・（８）２ シＮ、ＩＡ
Ｘ とすると、 Ｎ ＭＡ！≦０．００１ （２−Ｎ、Ａ、） ・・・
（９）、°、 ２ａ≧１０００ Ｎ’ＭＡＸ十Ｎ 、Ａ
ｘ ・” （１０）となる、上記第８式が成立
するとき、第５式に示される関係から、第７式が成立す
ることになる。
）（ただし、Ｎ□８はデジタル値Ｎのとり得る最大値で
ある）となる。ここで数値Ｎ設定回路１１が出力するデ
ジタル値Ｎが８ビツトのデジタル値であるとき、Ｎ、Ａ
、＝ ２５５ ・・・（６）であり
、誤差を０．１％以下にする場合、Δε＝０．００１
・・・（７）である、また、 Ｎ 、ｌｈｘ ≦０．００１ ・・・（８）２ シＮ、ＩＡ
Ｘ とすると、 Ｎ ＭＡ！≦０．００１ （２−Ｎ、Ａ、） ・・・
（９）、°、 ２ａ≧１０００ Ｎ’ＭＡＸ十Ｎ 、Ａ
ｘ ・” （１０）となる、上記第８式が成立
するとき、第５式に示される関係から、第７式が成立す
ることになる。
したがって第１０式を満たすようにｎを選ぶことによっ
て、出力信号の周期の誤差を０．１％以下にすることが
できる。第１０式に第６式を代入すると、 ｎ≧１７．９６ ・・・（１１）
となり、したがって数値Ｎ設定回路１１が８°ビツトの
デジタル値Ｎを出力するとき、 ｎ＝１８ ・・・（１２）とす
ると、パルス発生回路１０の出力信号の周期の誤差を０
．１％以下にすることができる。
て、出力信号の周期の誤差を０．１％以下にすることが
できる。第１０式に第６式を代入すると、 ｎ≧１７．９６ ・・・（１１）
となり、したがって数値Ｎ設定回路１１が８°ビツトの
デジタル値Ｎを出力するとき、 ｎ＝１８ ・・・（１２）とす
ると、パルス発生回路１０の出力信号の周期の誤差を０
．１％以下にすることができる。
以上のように本実施例においては、加算回路ＡＤに、数
値Ｎ設定回路１１に設定されたデジタル値Ｎが、第１ラ
ッチ回路Ｒ１を介して基本クロック信号が与えられる毎
に与えられ、さらに該加算回路ＡＤの出力は、第２ラッ
チ回路Ｒ２に与えられて、この第２ラッチ回路Ｒ２の出
力は基本クロック信号を受信する毎に加算回路ＡＤに与
えられるようにしている。さらに加算回路ＡＤの出力端
子Ｑ ｏ ” Ｑイー１のうち、最高位ビットに対応す
る出力端子Ｑ０−３の出力信号を、パルス発生回路１０
の出力信号として取出すようにしている。
値Ｎ設定回路１１に設定されたデジタル値Ｎが、第１ラ
ッチ回路Ｒ１を介して基本クロック信号が与えられる毎
に与えられ、さらに該加算回路ＡＤの出力は、第２ラッ
チ回路Ｒ２に与えられて、この第２ラッチ回路Ｒ２の出
力は基本クロック信号を受信する毎に加算回路ＡＤに与
えられるようにしている。さらに加算回路ＡＤの出力端
子Ｑ ｏ ” Ｑイー１のうち、最高位ビットに対応す
る出力端子Ｑ０−３の出力信号を、パルス発生回路１０
の出力信号として取出すようにしている。
これによって、数値Ｎ設定回路１１におけるデジタル値
Ｎを設定すると、直ちに所望の周波数Ｉの出力信号が出
力されることになり、極めて応答のよいパルス発生回路
が得られる。また加算回路ＡＤ、第１ラッチ回路Ｒ１お
よび第２ラッチ回路Ｒ２は、前述のように第１０式に示
される条件を満たすように選ばれているので、出力され
る信号の周波数Ｉは、０．１％以内の精度を有している
。
Ｎを設定すると、直ちに所望の周波数Ｉの出力信号が出
力されることになり、極めて応答のよいパルス発生回路
が得られる。また加算回路ＡＤ、第１ラッチ回路Ｒ１お
よび第２ラッチ回路Ｒ２は、前述のように第１０式に示
される条件を満たすように選ばれているので、出力され
る信号の周波数Ｉは、０．１％以内の精度を有している
。
本実施例においては、上記第１式が成立する場合につい
て説明したが、上記第１式は必ずしも成立する必要はな
い。
て説明したが、上記第１式は必ずしも成立する必要はな
い。
第３図は、本発明の他の実施例であるパルス発生回路２
０の基本的な構成を示すブロック図である。本実施例は
前述の第１実施例と類似しており、同等の機能を有する
ものには同一の参照符を付して説明する０本実施例にお
いては、たとえば第１ラッチ回路Ｒ１の入力および出力
は、ともに８ビット並列で行うものとされ、第２ラッチ
回路Ｒ２の出力および入力もやはり８ビット並列に行わ
れる。第１実施例においては、その出力信号の周波数Ｉ
の精度を０．１％以内に保つために数値Ｎ設定回路１１
が出力するデジタル値が８ビツトの場合においても、そ
れぞれの回路の入力および出力端子の数は、１８としな
ければならなかったけれども、本実施例においては、加
算器ＡＤに分周器２１を接続することによって、パルス
発生回路２０の出力信号の周波数Ｉの精度を向上するよ
うにしている。
０の基本的な構成を示すブロック図である。本実施例は
前述の第１実施例と類似しており、同等の機能を有する
ものには同一の参照符を付して説明する０本実施例にお
いては、たとえば第１ラッチ回路Ｒ１の入力および出力
は、ともに８ビット並列で行うものとされ、第２ラッチ
回路Ｒ２の出力および入力もやはり８ビット並列に行わ
れる。第１実施例においては、その出力信号の周波数Ｉ
の精度を０．１％以内に保つために数値Ｎ設定回路１１
が出力するデジタル値が８ビツトの場合においても、そ
れぞれの回路の入力および出力端子の数は、１８としな
ければならなかったけれども、本実施例においては、加
算器ＡＤに分周器２１を接続することによって、パルス
発生回路２０の出力信号の周波数Ｉの精度を向上するよ
うにしている。
前述の第１実施例においては、数値Ｎ設定回路１１の８
ビツトのデジタル値の入力に対しても、加算回路ＡＤの
出力は１８ビツト必要であるけれども、加算回路ＡＤに
おいて第８ビツト〜第１７ビツトの上位ビットは、第１
ラッチ回路Ｒ１から与えられるデジタル信号が８ビツト
の信号であるために、桁上がりのみのデータとなる。バ
、ルス発生回路２０においては、加算回路ＡＤの桁上が
り信号（キャリー信号）を分周器２１にクロック信号と
して与え、さらに分周器２１において分周し、その最上
位ビットに対応する出力端子Ｕ、。からパルス発生回路
２０の出力信号を取出すようにしている。これによって
前述の第１実施例と同様な効果を得ることができる。
ビツトのデジタル値の入力に対しても、加算回路ＡＤの
出力は１８ビツト必要であるけれども、加算回路ＡＤに
おいて第８ビツト〜第１７ビツトの上位ビットは、第１
ラッチ回路Ｒ１から与えられるデジタル信号が８ビツト
の信号であるために、桁上がりのみのデータとなる。バ
、ルス発生回路２０においては、加算回路ＡＤの桁上が
り信号（キャリー信号）を分周器２１にクロック信号と
して与え、さらに分周器２１において分周し、その最上
位ビットに対応する出力端子Ｕ、。からパルス発生回路
２０の出力信号を取出すようにしている。これによって
前述の第１実施例と同様な効果を得ることができる。
本実施例においては、第１ラッチ回路Ｒ１、加算回路Ａ
Ｄ、第２ラッチ回路の入力／′出力を８ビット並列に行
うようにしたが、これは８ビツトに拘束されるものでは
ない。
Ｄ、第２ラッチ回路の入力／′出力を８ビット並列に行
うようにしたが、これは８ビツトに拘束されるものでは
ない。
効 果
以上のように本発明に従えば、分周比の設定後、直ちに
希望する周波数を有するパルスを得ることができるよう
になる。
希望する周波数を有するパルスを得ることができるよう
になる。
第１図は本発明の一実施例であるパルス発生回路１０の
基本的な構成を示すブロック図、第２図は前記パルス発
生回路１０の動作を説明するためのタイミングチャート
、第３図は本発明の他の実施例であるパルス発生回路２
０の基本的な構成を示すブロック図、第４図は典型的な
先行技術のパルス発生回路であるＰＬＬ回路１の基本的
な構成を示すブロック図、第５［２Ｉは前記ＰＬＬ回路
１の動ｆＶを説明するためのタイミングチャー■・であ
る。 １０．２０・・・パルス発生回路、１１・・・数値Ｎ設
定回路、１２・・・基準周波数信号発生回路、２１・・
・分周器、ＡＤ・・・加算回路、Ｒ１・・・第１ラッチ
回路、Ｒ２・・・第２ラッチ回路、Ａ０〜Ａ １１−１
・・・第２入力端子、Ｂ ｏ〜Ｂ １−＋”’第１入力
端子、Ｑ ｏ’％ Ｑ 、−、・＝出力端子 代理人 弁理士 西教 圭一部 第２図 ｊｉ５ｒ！Ｊ
基本的な構成を示すブロック図、第２図は前記パルス発
生回路１０の動作を説明するためのタイミングチャート
、第３図は本発明の他の実施例であるパルス発生回路２
０の基本的な構成を示すブロック図、第４図は典型的な
先行技術のパルス発生回路であるＰＬＬ回路１の基本的
な構成を示すブロック図、第５［２Ｉは前記ＰＬＬ回路
１の動ｆＶを説明するためのタイミングチャー■・であ
る。 １０．２０・・・パルス発生回路、１１・・・数値Ｎ設
定回路、１２・・・基準周波数信号発生回路、２１・・
・分周器、ＡＤ・・・加算回路、Ｒ１・・・第１ラッチ
回路、Ｒ２・・・第２ラッチ回路、Ａ０〜Ａ １１−１
・・・第２入力端子、Ｂ ｏ〜Ｂ １−＋”’第１入力
端子、Ｑ ｏ’％ Ｑ 、−、・＝出力端子 代理人 弁理士 西教 圭一部 第２図 ｊｉ５ｒ！Ｊ
Claims (1)
- 【特許請求の範囲】 予め定めた一定の周波数を有するパルスを発生する基本
パルス発生回路と、 予め定めた値を表すデジタル値を出力する数値Ｎ設定回
路と、 前記数値Ｎ設定回路からの出力に応答し、基本パルス発
生回路からのパルスの受信のたびごとに、数値Ｎ設定回
路からの出力を導出する第１ラッチ回路Ｒ１と、 第１ラッチ回路Ｒ１の出力を受信する第１入力端子Ｂ＿
０〜Ｂ＿ｉ＿−＿１と、外部からのデジタル信号を入力
する第２入力端子Ａ＿０〜Ａ＿ｎ＿−＿１とを有し、第
１入力端子Ｂ＿０〜Ｂ＿ｉ＿−＿１および第２入力端子
Ａ＿０〜Ａ＿ｎ＿−＿１に与えられる信号を加算し、そ
の加算結果を導出する出力端子Ｑ＿０〜Ｑ＿ｋ＿−＿１
を有する加算回路ＡＤと、加算回路ＡＤの出力端子Ｑ＿
０〜Ｑ＿ｋ＿−＿１からの出力を受信し、基本パルス発
生回路からのパルスの受信のたびごとに、加算回路ＡＤ
の出力端子Ｑ＿０〜Ｑ＿ｋ＿−＿１の出力を、加算回路
ＡＤの第２入力端子Ａ＿０〜Ａ＿ｎ＿−＿１に与える第
２ラッチ回路Ｒ２とを含むことを特徴とするパルス発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267224A JPH01108807A (ja) | 1987-10-21 | 1987-10-21 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267224A JPH01108807A (ja) | 1987-10-21 | 1987-10-21 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01108807A true JPH01108807A (ja) | 1989-04-26 |
Family
ID=17441861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62267224A Pending JPH01108807A (ja) | 1987-10-21 | 1987-10-21 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01108807A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045726U (ja) * | 1990-05-07 | 1992-01-20 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53143155A (en) * | 1977-05-20 | 1978-12-13 | Ando Electric | Frequency divider |
| JPS61189731A (ja) * | 1985-02-18 | 1986-08-23 | Mitsubishi Electric Corp | 離散値計数回路 |
-
1987
- 1987-10-21 JP JP62267224A patent/JPH01108807A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53143155A (en) * | 1977-05-20 | 1978-12-13 | Ando Electric | Frequency divider |
| JPS61189731A (ja) * | 1985-02-18 | 1986-08-23 | Mitsubishi Electric Corp | 離散値計数回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045726U (ja) * | 1990-05-07 | 1992-01-20 |
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