JPS61189731A - 離散値計数回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、任意の離散値を出力する離散値計数回路に
関し、特に所定加算値の加算処理が高速に行なえる離散
値計数回路に関するものである。

〔従ン盲術〕

離散値計数回路は、任意゛の加算値Ｎを順次計数するこ
とによって、順次Ｎ値ずつ変化する離散値を得るもので
あって、例えばメモリのアドレス指定を行なう場合等に
おいて必要となるものである。

つまり、メモリのアドレスｔ−５香地飛び毎に指定した
い場合には、５，１０．１５・・・・・・と変化する離
散値が必要でめり、この場合に於ける離散値は加算値Ｎ
＝５を繰り返し加算したものとなる。

第２図は従来一般に用いられている離散値計数回路の一
例を示す回路図であって、カウントクロック発生回路１
およびその出力クロックパルスを計数するバイナリ−カ
ウンタ２とによって構成されている。そして、カウント
クロック発生回路１は、予め定められた加算値Ｎに一致
する数のクロックパルスをブロック単位として、つまり
Ｎが５である場合には５個のクロックパルスを１プａツ
クとしてこのブロック単位毎に順次クロックパルスを発
生するように特殊な構成となっている。従って、バイナ
リ−カウンタ２は、カウントクロック発生回路１からブ
ロック単位のシリアル信号として供給されるクロックパ
ルスを順次計数することによシ、加算値Ｎ毎に変化点を
有する離散値が得られることになる。そして、このバイ
ナリ−カウンタ２の計数値は、ｎビットのアドレス信号
色してメモリ３に供給されることによジ、メモリアドレ
スが加算値Ｎ毎に順次飛ばされた状態で指定されて、こ
の指定アドレス部分の内容が読み出されることになる。

〔発ＥＪＡが解決しようとする問題点〕しかしながら、
上記構成による離散値計数回路に於いては、カウントク
ロック発生回路１から指定された加算値Ｎに一致する数
のクロックパルスをブロックとして順次送出させる必要
があるために、このカウントクロック発生回路１の構成
が極めて複雑なものとなってしまう。また、バイナリ−
カウンタ２は、加算値Ｎに一致する数のクロックパルス
を順次計数するものであることがら、指定した加算値Ｎ
の値が大きくなるに伴って計数時間も増大することから
、高速動作が得られない等の種々問題を有している。

〔問題点を解決するための手段〕

従って、この発明による離散値計数回路は、任意の加算
値Ｎをパラレルデータとして出力する加算値発生部と、
計数タイミングを決定するクロックパルスを発生するカ
ウントクロック発生回路と、このカウントクロック発生
回路から出力されるクロックパルスの発生時毎に新たな
計数値を保持しテ出力するレジスタと、このレジスタの
出力信号と加算値発生部から出力される加算値とを加算
してレジスタに供給する加算器とによって構成したもの
である。

〔作　用〕

この様に構成された離散値計数回路に於いては、計数出
力値に加算値を並列加算処理することによって新たな計
数値を得、この計算結果をクロックパルスの発生毎にレ
ジスタに保持させ、このレジスタの保持内容を離散値計
数結果として出力するものであることから、加算値Ｎの
値に関係なく、常にクロックパルスの発生毎に離散値単
位の計数が行なえることから、その計数動作が高速化さ
れる。また、カウントクロック発生回路は、ただ単に計
数タイミングを決定するために用いられることから、所
定の周期でパルス信号を発生する簡単なパルス発振回路
で良いことになる。

〔実施例〕

第１図は本発明による離散値計数回路の一実施例を示す
ブロック図である。同図において、４は指定された加算
値Ｎをｎビットのパラレル信号として出力する加算値発
生部、５はカウントクロック発生回路であって、加算値
の加算タイミングを決定するパルス信号を順次発生する
。６はレジスタであって、カウントクロック発生回路５
から発生されるクロックパルスの供給毎に入力信号を保
持し、この保持データをｎビットの離散値計数結果とし
て出力することにより、メモリ３に読み出しアドレス信
号として供給する。７は加算器であって、加算値発生部
４から出力されるｎビットの加算値Ｎとレジスタ６のＤ
ビット構成による出力信号とを並列加算し、その加算結
果をｎビットの信号としてレジスタ６に供給する。

この様に構成された離散値計数回路に於いて。

図示しないスタートボタンを操作すると、レジスタ６の
保持内容がリセットされてその出力値が零となる。ここ
で、加算値発生部４は予め指定した加算値Ｎを加算器７
の入力ボートＢに供給し続けている。この結果、加算器
７はレジスタ、６から入力ポートＡに供給されるデータ
が零であることから、加算値Ｎそのものを加算結果とし
てレジスタ６の入力端に供給する。

次に、カウントクロック発生回路５が第１番目のクロッ
クパルスを発生すると、レジスタ６が入力データとして
の上記加算値Ｎを取り込んで保持するとともに、この保
持データである加算値Ｎをメモリ３に読み出しアドレス
として供給する。また、このレジスタ６の出力データは
加算器７の入力ボート人に戻されることから、再び加算
値Ｎが加算されてその加算結果ｄ２Ｎとなる。そして、
この加算器７の加算出力２Ｎは、ｎビットのパラレル信
号としてレジスタ６の入力端に供給される。

ここで、カウントクロック発生回路５から第２番目のク
ロックパルスが発生されると、レジスタ６に加算器７か
ら供給される加算出力２Ｎを取り込んで保持するととも
に、この新たに保持されたデータ２Ｎをアドレスデータ
としてメモリ３に供給する。また、レジスタ６の出力信
号２Ｎは、加算器７の入カポ−）Ａに戻されることから
、加算値発生部４から加算５７の入力ポートＢに供給さ
れる加算値Ｎと加算されて加算器７の加算出力は３Ｎと
なる。そして、この加算器７の出力信号３Ｎは、カウン
トクロック発生回路５から発生される第３番目のクロッ
ク信号によってレジスタ６に保持されるとともに、その
保持内容３Ｎがアドレス信号としてメモリ３に供給され
る。

この様な動作を繰り返すことにより、レジスタ６からは
クロックパルスの供給毎に加算値Ｎずつ増加する離散値
が得られることになる。つまり、Ｎが５であった場合に
は、５，１０，１５．２０・・・・・・と変化する離散
値が得られることから、この離散値をアドレス信号とし
てメモリ３に供給することにより、５番地飛びの位置に
記憶されている内容が順次読み出されることになる。そ
して、この場合に於ける離散値計数結果の指定加算値単
位の変化は、カウントクロック発生回路５からクロック
パルスが発生される毎に一瞬に行なわれることから、指
定加算値Ｎに関係なく常に高速動作となる。

なお、上記実施例に於いては、加算値Ｎｔ−順次加算す
ることによって、Ｎ幅でカウントアツプする離散値を得
る場合について説明したが、加算値Ｎを２の補数とする
ことによって、カウントダウンする離散値が得られるこ
とになる。また、レジスタ６をリセットしてから加算動
作を開始させたが、レジスタ６に任意の値をプリセット
することにより、このプリセット値から変化する離散値
が得られることになる。

〔発明の効果〕

以上説明した様に、この発明による離散値計数回路に於
いては、クロックパルスの発生毎に指定加算値を並列加
算して離散値を出力するものであることから、カウント
クロック発生回路はただ単に加算タイミングを決定する
クロックパルスの発生のみを行なえば良いことから、そ
の構成が従来に比較して大幅に簡略化される。また、こ
の発明に於いては、クロックパルスの発生毎に指定加算
値を並列加算するものであることから、加算値Ｎの値に
関係なく、常に瞬時に加算が行なわれることから、従来
に比較して大幅な高速化が計れる等の種々優れた効果を
有する。

【図面の簡単な説明】

第１図はこの発明による離散値計数回路の一実施例を示
すブロック図、第２図は従来の離散値計数回路の一例を
示すブロック図である。 ４・・・加算値発生部、５・・・カウントクロック発生
回路、６・・・レジスタ、７・・・加算器。

Claims (1)

【特許請求の範囲】
1. （１）任意の加算値を発生する加算値発生回路と、離散
   値の計数タイミングを決定するクロックパルスを発生す
   るクロックパルス発生回路と、このクロックパルス発生
   回路から出力されるクロックパルスによつて新たな計数
   値を保持して出力するレジスタと、前記加算値発生回路
   から出力される加算値と前記レジスタの出力信号とを加
   算してレジスタの入力端に供給する加算器とを設けたこ
   とを特徴とする離散値計数回路。